管脚 连接
mc145170-2 技术的 数据, rev. 5
freescale 半导体 9
3 管脚 连接
3.1 数字的 接口 管脚
D
在
串行 数据 输入 (管脚 5)
这 位 stream begins 和 这 大多数重大的 位 (msb) 和是 shifted 在 在 这 低-至-高 转变 的
clk. 这 位 模式 是 1 字节 (8 b它的) 长 至 进入 the c 或者 配置 register, 2 字节 (16 位) 至
进入 这 n 寄存器, 或者 3字节 (24 位) 至 进入 这 r 寄存器. additionally, 这 r 寄存器 能 是
accessed 和 一个 15-位 转移 (看表格7). 一个 optional 模式 这个 resets 这 设备 是 显示 在
图示 15. 这 值 在 这 c, n, 和 r 寄存器 做 不改变 在 shifting 是导致 这 转移 的
数据 至 这 寄存器 是 控制 用ENB.
这 位 stream needs neither 地址 也不 steering 位 预定的 至 这 革新的 bitgrabber 寄存器.
因此, 所有 位 在 the stream 是 有 至 是 数据 为 这 三 寄存器. 随机的 进入 的 任何
寄存器 是 提供 (i.e., 这 registers 将 是 accessed 在 任何 sequence). data 是 retained 在 这 寄存器
在 一个 供应 范围 的 2.7 至 5.5 v.这 formats 是 显示 在 计算数量15,16,17, 和18.
D
在
典型地 switchesnear 50% 的 v
DD
至 maximize 噪音 免除. 这个输入 能 是 directly 连接
至 cmos 设备 和 输出puts 有保证的 至 转变 near 栏杆-至-栏杆. 当 interfacing 至 nmos 或者 ttl
设备, 也 一个 水平的 shifter (mc74hc14a, mc14504b) 或者 拉-向上 电阻 的 1 至 10 k
Ω
必须 是 使用.
参数 至 考虑 当 sizing 这 电阻 是 worst-情况 i
OL
的 这 驱动 设备, 最大
tolerable 电源 consumpti在, 和 最大 数据 比率.
CLK
串行 数据 时钟 输入 (管脚 7)
低-至-高 transitions 在 时钟 变换 位 有 在 d
在
, 当 高-至-低 transitions 变换 位 从
D
输出
. 这 碎片's 16-1/2-平台 变换 寄存器 是 静态的,准许 时钟 比率 向下 至直流 在 一个 持续的 或者
intermittent 模式.
四 至 第八 时钟 循环 followed 用 five 时钟 cycles 是 需要 至 重置 这设备; 这个 是 optional.
第八 时钟 循环 是 required 至 进入 这 c 寄存器.十六 时钟 循环 是 needed 为 这 n 寄存器.
也 15 或者 24 循环 能 是 使用 至 进入 这 r 寄存器 (看
表格7和 计算数量15,16,17, 和18). 为
倾泻 设备, 看 计算数量27至34.
Table7. 寄存器 进入
(msbs 是 shifted 在 第一, c0, n0, 和 r0 是 这 lsbs)
号码
的 clocks
Accessed
寄存器
位
命名法
9 至 13
8
16
15 或者 24
其它 值
≤
32
Values>32
看图示15
c 寄存器
n 寄存器
r 寄存器
毫无
看 计算数量
27至34
(重置)
c7, c6, c5, .
.., c0
n15, n14, n13, .
.., n0
r14, r13, r12, .
.., r0
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