ug2 序列
rev.l
–
27 april, 2001
2
产品 外形
部分 number* 全部 可编程序的 焊盘 相等的 fpga 门
UG2005 45 4900
UP2104 100 12500
UG215 111 24300
UG222 127 34800
UG244 171 58600
UG291 235 108500
UG2140 285 156800
UG2194 331 206300
UG2265 384 318000
UG2360 435 432000
* 审查 和 工厂 为 有效性 的 产品 类型.
Architecture
这 基本 元素 的 这 ug2 家族 是 called 一个 cell.
一个 cell 能 典型地 执行 在 二 至 三
fpga 门. cells 是 located contiguously 通过 输出
这 核心 的 这 设备, 和 routing resources 提供
在 二 或者 三 metal layers 在之上 这 cells. 一些 cell
blockage 做 出现 预定的 至 routing, 和 utilization 将
是 significantly 更好 和 三 metal routing 比
二. 这 sizes 列表 在 这 产品 外形 是
estimated usable amounts 使用 三 metal layers. i/o
cells 是 提供 在 各自 垫子, 和 将 是 配置 作
输入, 输出, i/os, v
DD
或者 v
SS
作 必需的 至 相一致
任何 fpga 或者 pld 引脚. 特定的 函数 cells 和
管脚 是 located 在 这 corners 这个 典型地 是
unused.
在 顺序 至 改进 噪音 免除 在里面 这 设备,
独立的 v
DD
和 v
SS
busses 是 提供 为 这
内部的 cells 和 这 i/o cells.
i/o 缓存区 接合
i/o fexibility
所有 i/o 缓存区 将 是 配置 作 输入, 输出,
bi
–
directional, 振荡器 或者 供应. 一个 水平的 翻译
可以 是 located 关闭 至 各自 缓存区.
输出
低 噪音 缓存区 和 12 毫安 驱动 在 5 v.
i/o 选项
输入
各自 输入 能 是 编写程序 作 ttl, cmos, 或者
施密特 触发, 和 或者 没有 一个 拉 向上 或者 拉 向下
电阻.
快 输出 缓存区
快 输出 缓存区 是 能 至 源 或者 下沉 3 至 12 毫安
在 5 v 符合 至 这 选择 选项. 24ma achievable,
使用 2 焊盘.
回转 比率 控制 输出 缓存区
在 这个 模式, 这 p- 和 n-输出 晶体管 commands
是 delayed, 所以 那 它们 是 从不 设置
“
在
”
同时发生地, 结果 在 一个 低 切换 电流 和
低 噪音. 这些 缓存区 是 专心致志的 至 非常 高 加载
驱动.
3.3-v 兼容性
这 ug2 序列 的 ulcs 是 全部地 有能力 的 支承的
高-效能 运作 在 3.3 v 或者 5 v.这
效能 规格 的 任何 给 ulc 设计
不管怎样, 必须 是 explicitly 指定 作 3.3 v, 5 v 或者
两个都.
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