adsp-bf536/bf537
初步的 技术的 数据
rev. 前 | 页 7 的 64 | july 2005
这 adsp-bf536/bf537 处理器 event 控制 组成 的
二 stages, 这 核心 事件 controller (cec) 和 这 系统
中断 控制 (sic). 这 核心 事件 控制 工作
和 这 系统 中断 controller 至 prioritize和 控制 所有
系统 events. conceptually, 在terrupts 从 这 peripherals
enter 在 这 sic, 和 是 然后routed 直接地 在 这 一般-
目的 中断 的 这 cec.
核心 事件 控制 (cec)
这 cec 支持 nine 一般-目的 中断 (ivg15–7),
在 增加 至 这 专心致志的 中断 和 例外 events. 的
这些 一般-目的 中断, 这 二 最低-priority inter-
rupts (ivg15–14) 是 推荐至 是 保留 为 软件
中断 handlers, leaving 七prioritized 中断 输入 至
支持 这 peripherals 的 the adsp-bf536/bf537 处理器.
表格 2describes 这 输入 至 这 cec, identifies 它们的 names
在 这 事件 vector 表格 (evt), 和 lists 它们的 priorities.
系统 中断 控制 (sic)
这 系统 中断 controller 提供 这 mapping 和
routing 的 events 从 这 许多 附带的 中断 来源 至
这 prioritized 一般-目的中断 输入 的 这 cec.
虽然 这 adsp-bf536/bf537 处理器 提供 一个 default
mapping, 这 用户 能 改变 这 mappings 和 priorities 的
中断 events 用 writing 这 一个ppropriate 值 在 这 inter-
rupt 分派 寄存器 (iar).表格 3describes 这 输入
在 这 sic 和 这 default mappings 在 这 cec.
表格 2. 核心 事件 控制 (cec)
Priority
(0 是 最高的)
事件 类 evt entry
0emulation/测试 controlemu
1Reset RST
2 非-maskable 中断 NMI
3ExceptionEVX
4Reserved—
5 硬件 错误 IVHW
6 核心 计时器 IVTMR
7 一般 中断 7 IVG7
8 一般 中断 8 IVG8
9 一般 中断 9 IVG9
10 一般 中断 10 IVG10
11 一般 中断 11 IVG11
12 一般 中断 12 IVG12
13 一般 中断 13 IVG13
14 一般 中断 14 IVG14
15 一般 中断 15 IVG15
表格 3. 系统 中断 控制 (sic)
附带的 中断 事件 Default
Mapping
附带的
中断 id
pll wakeup IVG7 0
dma 错误 (generic) IVG7 1
dmar0 块 中断 IVG7 1
dmar1 块 中断 IVG7 1
dmar0 overflow 错误 IVG7 1
dmar1 overflow 错误 IVG7 1
能 错误 IVG7 2
ethernet 错误 IVG7 2
sport 0 错误 IVG7 2
sport 1 错误 IVG7 2
ppi 错误 IVG7 2
spi 错误 IVG7 2
uart0 错误 IVG7 2
uart1 错误 IVG7 2
real-时间 时钟 IVG8 3
dma 频道 0 (ppi) IVG8 4
dma 频道 3 (sport 0 rx) IVG9 5
dma 频道 4 (sport 0 tx) IVG9 6
dma 频道 5 (sport 1 rx) IVG9 7
dma 频道 6 (sport 1 tx) IVG9 8
TWI IVG10 9
dma 频道 7 (spi) IVG10 10
dma 频道 8 (uart0 rx) IVG10 11
dma 频道 9 (uart0 tx) IVG10 12
dma 频道 10 (uart1 rx) IVG10 13
dma 频道 11 (uart1 tx) IVG10 14
能 rx IVG11 15
能 tx IVG11 16
dma 频道 1 (ethernet rx) IVG11 17
端口 h 中断 一个 IVG11 17
dma 频道 2 (ethernet tx) IVG11 18
: 点此下载
