adsp-ts101s
rev. b | 页 13 的 44 | 12月 2004
表格 5. 管脚 definitions—external 端口 总线 控制
信号 类型 期 描述
ADDR31–0
1
i/o/t nc 地址 总线. 这 dsp issues 地址 为 accessing 记忆 和 peripherals 在 这些 管脚. 在
一个 multiprocessor 系统, 这 总线 主控 驱动 addresses 为 accessing 内部的 记忆 或者 i/o
处理器 寄存器 的 其它 adsp-ts101s processors. 这 dsp 输入 地址 当 一个 host 或者
另一 dsp accesses 它的 内部的 记忆 或者 i/o 处理器 寄存器.
DATA63–0
1
i/o/t nc 外部 数据 总线. 数据 和 说明 是 received, 和 驱动 用 这 dsp, 在 这些 管脚.
RD
2
i/o/t (pu
3
)nc 记忆 读. rd是 asserted whenever 这 dsp 读 从 任何 从动装置 在 这 系统, excluding
sdram. 当 这 dsp 是 一个 从动装置, rd是 一个 输入 和 indicates 读transactions 那 进入 它的
内部的 记忆 或者 普遍的 寄存器. 在 一个multiprocessor 系统, 这 总线 主控 驱动 rd.
这 rd
管脚 改变 concurrently 和 地址 管脚.
WRL
2
i/o/t (pu
3
) nc 写 低. wrl是 asserted 在 二 具体情况: 当 这 adsp-ts101s 写 至 一个 甚至 地址 文字
的 外部 记忆 或者 至 另一 外部 总线 代理; 和 当 这 adsp-ts101s 写 至 一个
32-位 zone (host, 记忆, 或者 dsp 编写程序 至32-位 总线). 一个 外部主控 (host 或者 dsp)
asserts wrl
为 writing 至 一个 dsp’s 低 文字 的 内部的 记忆. 在 一个 multiprocessor 系统, 这
总线 主控 驱动 wrl
. 这 wrl管脚 改变 concurrently 和 地址 管脚. 当 这 dsp 是 一个
从动装置, wrl
是 一个 输入 和 indicates 写 transactions 那 进入 它的 内部的 记忆 或者
普遍的 寄存器.
WRH
2
i/o/t (pu
3
) nc 写 高. wrh是 asserted 当 这 adsp-ts101s 写一个 长 文字 (64 位) 或者 写 至 一个
odd 地址 文字 的 外部 记忆 或者 至 另一 外部 总线 代理 在 一个 64-位 数据 总线.
一个 外部 主控 (host 或者 另一 dsp) 必须 assert wrh
为 writing 至 一个 dsp’s 高 文字 的
64-位 数据 总线. 在 一个 multiprocessing 系统, 这 总线 主控 驱动 wrh. 这 wrh管脚 改变
concurrently 和 地址 管脚.当 这 dsp 是 一个 从动装置, wrh
是 一个 输入 和 indicates 写
transactions 那 进入 它的 内部的 记忆 或者 普遍的 寄存器.
ACK i/o/t epu acknowledge. 外部 从动装置 设备 能 deassert ack 至 增加 wait states 至 外部 记忆
accesses. ack 是 使用 用 i/o 设备, 记忆 控制者, 和 其它 peripherals 在 这 数据
阶段. 这 dsp 能 deassert ack 至 增加 wait states 至 读 accesses 的 它的 内部的 记忆. 这
adsp-ts101s 做 不 驱动 ack 在 从动装置 写. 因此, 一个 外部 (大概
10 k
Ω
) 拉-向上 是 必需的.
BMS
2, 4
o/t
(pu/pd
3
)
au 激励 记忆 选择. bms是 这 碎片 选择 为 激励 非易失存储器 或者 flash 记忆. 在 重置, 这
dsp 使用 bms作 一个 strap 管脚 (eboot) 为 非易失存储器 激励模式. 当 这 dsp 是 配置 至
激励 从 非易失存储器, bms
是 起作用的 在 这 激励 sequence. 拉-向下 使能 在 重置
(asserted); 拉-向上 使能 之后 重置(deasserted). 在 一个 multiprocessor 系统, 这 dsp 总线
主控 驱动 bms. 为 详细信息 看重置 和 booting 在 页 9和 这 eboot 信号
描述 在表格 16 在 页 19.
MS1–0
2
o/t (pu
3
)nc 记忆 选择. ms0或者 ms1是 asserted whenever 这 dsp accesses 记忆 banks 0 或者 1,
各自. ms1–0是 解码 记忆 地址 管脚 那 改变 concurrently 和 地址
管脚. 当 addr31:26 = 0b000010, ms0是 asserted. 当 addr31:26 = 0b000011, ms1是
asserted. 在 multiprocessor 系统, 这 主控 dsp 驱动 ms1–0
.
类型 column symbols:
一个 = 异步的; g = 地面; i = 输入; o = output; o/d = 打开 流 输出; p = 电源 供应;
pd = 内部的 拉-向下 大概 100 k
Ω
; pu = 内部的 拉-向上 大概 100 k
Ω
; t = 三-状态
期 (为 末端) column symbols:
epd = 外部 拉-向下 大概 10 k
Ω
至 v
SS
; epu = 外部 拉-向上 大概 10 k
Ω
至 v
dd-io
, nc = 不 连接; au = 总是 使用.
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