adsp-ts101s
rev. b | 页 7 的 44 | 12月 2004
接口 支持 pipelined 或者 slow protocols 为 accesses 的 这
host 作 从动装置. 各自 协议 有 可编程序的 传递
参数, 此类 作 空闲 cycles, pipe depth, 和 内部的
wait 循环.
这 host 接口 支持 burst transactions initiated 用 一个 host
处理器. 之后 这 host issues这 开始 地址 的 这 burst
和 asserts 这 brst
信号, 这 dsp increments 这 地址
内部 当 这 host持续 至 assert brst
.
这 host 接口 提供 一个 deadlock 恢复 mechanism 那
使能 一个 host 至 recover 从 deadlock situations involving 这
dsp. 这 boff
信号 提供 这 deadlock 恢复 mecha-
nism. 当 这 host asserts boff
, 这 dsp backs 止 这
电流 transaction 和 asserts hbg
和 relinquishes 这 exter-
nal 总线.
这 host 能 直接地读 或者 写 这 内部的 记忆 的 这
adsp-ts101s, 和 它 能 进入大多数 的 这 dsp 寄存器,
包含 dma 控制 (tcb) registers. vector 中断 sup-
端口 效率高的 execution 的 host commands.
multiprocessor 接口
这 adsp-ts101s 提供powerful 特性 tailored 至 multi-
处理 dsp 系统 通过这 外部 端口 和 link
端口. 这个 multiprocessing capability 提供 最高的 带宽-
宽度 为 interprocessor 交流, 包含:
• 向上 至 第八 dsps 在 一个 一般 总线
• 在-碎片 arbitration for glueless multiprocessing
• link 端口 为 要点-至-要点 交流
这 外部 端口 和 link ports 提供 整体的, glueless
multiprocessing 支持.
这 外部 端口 支持一个 unified 地址 空间 (看图示 3)
那 使能 直接 interprocessor accesses 的 各自 adsp-
ts101s 处理器’s 内部的 memory 和 寄存器s. 这 dsp’s
在-碎片 distributed 总线 arbitration 逻辑 提供 简单的, glue-
较少 连接 为 系统 containing 向上 至 第八 adsp-
ts101s processors 和 一个 host 处理器. 总线 arbitration 有 一个
rotating priority. 总线 锁 supports indivisible 读-modify-
写 sequences 为 semaphores. 一个总线 fairness 特性 阻止
一个 dsp 从 支持 这 外部 总线 too 长.
这 dsp’s 四 link 端口 provide 一个 第二 path 为 interproces-
sor communications 和 throughput 的 1g 字节s 每 第二.
这 cluster 总线 提供 800m 字节 每 第二 throughput—
和 一个 总的 的 1.8g 字节 每第二 interprocessor 带宽.
sdram 控制
这 sdram 控制控制 这 adsp-ts101s 处理器’s
transfers 的 数据 至 和 从同步的 dram (sdram).
这 throughput 是 32 或者 64 位每 sclk 循环 使用 这 exter-
nal 端口 和 sdram 控制 管脚.
这 sdram 接口 提供 一个 glueless 接口 和 stan-
dard sdrams—16m 位, 64m 位,128M 位, 和 256m 位. 这
dsp 直接地 支持 一个 最大 的 64m words
×
32 位 的
sdram. 这 sdram 接口 是 编排 在 外部 记忆
在 这 dsp’s unified 记忆 编排.
非易失存储器 接口
这 adsp-ts101s 能 是 配置 至 激励 从 外部
8-位 非易失存储器 在 重置 通过 这 外部 端口. 一个 自动
处理 (这个 跟随 重置) 负载 一个 程序 从 这 非易失存储器
在 内部的 记忆. 这个 处理 使用 16 wait 循环 为 各自
读 进入. 在 booting, 这 bms
管脚 功能 作 这
非易失存储器 碎片 选择 信号. 这 非易失存储器 激励 程序 使用
dma 频道 0, 这个 packs 这字节 在 32-位 说明.
产品 能 也 进入 这 非易失存储器 (写 flash memories)
在 正常的 运作 通过 dma.
这 非易失存储器 或者 flash 记忆 接口 是 不 编排 在 这
dsp’s unified 记忆 编排. 它 是一个 字节 地址 空间 限制 至
一个 最大 的 16m 字节 (24 地址 位). 这 非易失存储器 或者
flash 记忆 接口 能 是 使用 之后 激励 通过 一个 dma.
dma 控制
这 adsp-ts101s 处理器’s 在-碎片 dma 控制, 和
14 dma 途径, provides 零-overhead 数据 transfers 和-
输出 处理器 intervention.这 dma 控制 运作
independently 和 invisibly 至这 dsp’s 核心, enabling dma
行动 至 出现 当 这 dsp’s 核心 continues 至 execute
程序 说明. 这 dma 控制 执行 dma
transfers 在:
• 内部的 记忆 和 外部 记忆 和 记忆-
编排 peripherals
• 内部的 记忆 的 其它 dsps 在 一个 一般 总线, 一个 host
处理器, 或者 link 端口 i/o
• 外部 记忆 和 外部peripherals 或者 link 端口 i/o
• 外部 总线 主控 和 internal 记忆 或者 link 端口 i/o
这 dma 控制 提供 一个 号码 的 额外的 特性.
这 dma 控制 支持 flyby transfers. flyby 行动
仅有的 出现 通过 这 外部 端口 (dma 频道 0) 和 做
不 包含 这 dsp’s 核心. 这 dma 控制 acts 作 一个 con-
duit 至 转移 数据 从 在e 外部 设备 至 另一
通过 外部 记忆. 在 一个 transaction, 这 dsp:
• relinquishes 这 外部 数据 总线
• 输出 地址, 记忆 选择 (ms1–0
, mssd, ras,
CAS
, 和 sdwe) 和 这 flyby, ioen, 和 rd/wr
strobes
•responds 至 ack
dma chaining 是 也 supported 用 这 dma 控制. dma
chaining 行动 使能 产品 至 automatically link
一个 dma 转移 sequence 至 另一 为 持续的 trans-
使命. 这 sequences 能 出现在 不同的 dma 途径
和 有 不同的 传递 attributes.
这 dma 控制 也 支持s 二-dimensional transfers.
这 dma 控制 能 进入 和 转移 二-dimensional
记忆 arrays 在 任何 dma transm它 或者 receive 频道. 这些
transfers 是 implemented 和 index, 计数, 和 modify regis-
ters 为 两个都 这 x 和 y 维度.
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