rev. b | 页 2 的 48 | 8月 2005
adsp-21262
额外的 关键 特性
2m 位 在-碎片 双-ported sram (1m 位 块 0, 1m 位
块 1) 为 同时发生的 进入 用 核心 处理器 和
DMA
4m 位 在-碎片 双-ported 掩饰-可编程序的 只读存储器
(2m 位 在 块 0 和 2m 位 在 块 1)
双 数据 地址 发生器 (dags) 和 modulo 和 位-
反转 寻址
零-overhead looping 和单独的-循环 循环 建制,
供应 效率高的 程序 sequencing
单独的-操作指南 多样的-数据 (simd) architecture
提供:
二 computational 处理 elements
concurrent execution—each 处理 元素 executes
这 一样 操作指南, 但是 运作 在 不同的 数据
parallelism 在 buses 和 computational 单位 准许 单独的
循环 executions (和 或者 without simd) 的 一个 乘以
运作; 一个 alu 运作; 一个 双 记忆 读 或者
写; 和 一个 操作指南 fetch
accelerated fft butterfly computation 通过 一个 乘以
和 增加 和 减去 操作指南
dma 控制 支持:
22 零-overhead dma 途径 为 transfers 在 这
adsp-21262 内部的 记忆 和 串行 端口 (12), 这
输入 数据 端口 (idp) (第八), 这 spi-兼容 端口
(一个), 和 这 并行的 端口 (一个)
32-位 background dma transfers 在 核心 时钟 速, 在
并行的 和 全部-速 处理器 执行
jtag background telemetry 为 增强 emulation
特性
ieee 1149.1 jtag 标准 测试 进入 端口 和 在-碎片
emulation
双 电压: 3.3 v i/o, 1.2 v 核心
有 在 136-球 bga 和 144-含铅的 lqfp 包装
也 有 在 含铅的-自由 包装
数字的 产品 接口 包含 六 串行 端口, 二
精确 时钟 发生器, 一个输入 数据 端口, 三 pro-
grammable 计时器, 和 一个 信号 routing 单位
异步的 并行的/外部 端口 提供:
进入 至 异步的 外部 记忆
16 多路复用 地址/数据 线条 那 能 支持 24-位
地址 外部 地址 范围 和 8-位 数据 或者 16-位
地址 外部 地址 范围 和 16-位 数据
66m 字节/秒 转移 比率 为 200 mhz 核心 比率
50m 字节/秒 转移 比率 为 150 mhz 核心 比率
256 文字 页 boundaries
外部 记忆 进入 在 一个 专心致志的 dma 频道
8-位 至 32-位 和 16-位 至 32-位 文字 包装 选项
可编程序的 wait 状态 选项: 2 至 31 cclk
串行 端口 提供:
六 双 数据 线条 串行 端口 那 运作 在 向上 至
50m 位/秒 为 一个 200 mhz 核心和 向上 至 37.5m 位/秒
为 一个 150 mhz 核心 在 各自 数据 line—each 有 一个 时钟,
框架 同步, 和 二 数据 线条 那 能 是 配置 作
也 一个 接受者 或者 传输者 一双
left-justified 样本-一双 和 i
2
s 支持, 可编程序的
方向 为 向上 至 24 同时发生的 receive 或者 transmit
途径 使用 二 i
2
s-兼容 立体的 设备 每
串行 端口
tdm 支持 为 telecommunications 接口 包含
128 tdm 频道 支持 为 newer telephony inter-
faces 此类 作 h.100/h.110
向上 至 12 tdm stream 支持, 各自 和 128 途径
每 框架
companding 选择 在 一个 每 频道 基准 在 tdm 模式
输入 数据 端口 提供 一个 额外的 输入 path 至 这
sharc 核心 configurable 作 也 第八 途径 的 i
2
s 或者
串行 数据 或者 作 七 途径 加 一个 单独的 20-位 宽
同步的 并行的 数据 acquisition 端口
支持 receive 音频的 频道 数据 在 i
2
s, left-justified
样本 一双, 或者 正确的-justified 模式
信号 routing 单位 (sru) provides configurable 和 有伸缩性的
连接 在 所有 dai components, 六 串行 端口,
二 精确 时钟 发生器,三 计时器, 一个 输入 数据
端口/并行的 数据 acquisition 端口, 10 中断, 六 标记
输入, 六 标记 输出, 和 20 sru i/o 管脚 (dai_px)
串行 附带的 接口 (spi)
主控 或者 从动装置 串行 激励 通过 spi
全部-duplex 运作
主控-从动装置 模式 multimaster 支持
打开 流 输出
可编程序的 波特 比率, 时钟 polarities, 和 阶段
3 muxed 标记/irq 线条
1 muxed 标记/计时器 expired 线条
只读存储器-为基础 安全 特性:
jtag 进入 至 记忆 permitted 和 一个 64-位 关键
保护 记忆 regions 那 能 是 assigned 至 限制
进入 下面 程序 内容rol 至 敏感的 代号
pll 有 一个 宽 多样性 的 软件 和 硬件 multi-
plier/分隔物 ratios
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