ADF4193
rev. 一个 | 页 6 的 28
管脚 配置 和 function 描述
05328-003
1
CMR
2
一个
输出
3
SW3
4
一个
地
1
5
RF
IN–
6
RF
IN+
7
AV
DD
1
24
V
P
2
23
R
设置
22
一个
地
2
21
D
地
3
20
V
P
1
19
LE
18
数据
17
CLK
8
DV
DD
1
ADF4193
顶 视图
9
D
地
1
10
DV
DD
2
11
REF
在
12
D
地
2
13
DV
DD
3
14
SD
地
15
SDV
DD
16
MUX
输出
32
V
P
3
31
AIN+
30
CP
OUT+
29
SW1
28
SW
地
27
SW2
26
CP
OUT–
25
AIN–
管脚 1
指示信号
图示 3. 管脚 配置
表格 4. 管脚 函数 描述
管脚
非.
Mnemonic
函数
1 cmr
一般模式 涉及 电压 为 这 差别的 放大器’s 输出 电压 摆动. 内部 片面的 至 三-fifths
的 v
P
3. 需要 一个 0.1 µf 电容 至 地面.
2 一个
输出
差别的 放大器 输出至 tune 这 外部 vco.
3 SW3 快-锁 转变 3. 关闭 while sw3 timeout 计数器 是 起作用的.
4 一个
地
1 相似物 地面. 这个 是 这 地面 返回 管脚 for 这 差别的 放大器 和 这 rf 部分.
5 rf
IN–
complementary 输入 至 这 rf 预分频器. 这个 要点 必须是 decoupled 至 这 地面 平面 和 一个 小 绕过
电容, 典型地 100 pf.
6 rf
IN+
输入 至 这 rf 预分频器. 这个 小 信号 输入 是 交流-结合 至 这 外部 vco.
7 av
DD
1
电源 供应 管脚 为 这 rf 部分. nominally 3 v. 一个 100 pf解耦 电容 至 这 地面 平面 应当 是
放置 作 关闭 作 可能 至 这个 管脚.
8 dv
DD
1
电源 供应 管脚 为 这 n 分隔物. 应当 是 这 一样 电压 作 av
DD
1. 一个 0.1 µf 解耦 电容 至 地面
应当 是 放置 作 关闭 作 可能 至 这个 管脚.
9 d
地
1 地面 返回 管脚 为 dv
DD
1.
10 dv
DD
2
电源 供应 管脚 为 这 ref
在
缓存区 和 r 分隔物. nominally 3 v. 一个 0.1 µf解耦 电容 至 地面 应当 是
放置 作 关闭 作 可能 至 这个 管脚.
11 ref
在
涉及 输入. 这个 是 一个 cmos 在放 和 一个 名义上的 门槛 的 v
DD
/2 和 一个 直流 相等的 输入 阻抗 的 100 kΩ
(看
图示 15). 这个 输入 能 是 驱动 从 一个 ttl 或者 cmos 结晶 振荡器 或者 它 能 是 交流-结合.
12 d
地
2 地面 返回 管脚 为 dv
DD
2 和 dv
DD
3.
13 dv
DD
3 电源 供应 管脚 为 这 串行 接口 逻辑. nominally 3 v.
14 sd
地
地面 返回 管脚 为 这
Σ-
modulator.
15 sdv
DD
电源 供应 管脚 为 这 数字的
Σ-
modulator. nominally 3 v. 一个 0.1 µf de连接 电容 至 这 地面 平面
应当 是 放置 作 关闭 作 可能 至 这个 管脚.
16 mux
输出
多路调制器 输出. 这个 多路调制器 output 准许 也 这 锁 发现, the scaled rf, 或者 这 scaled 涉及
频率 至 是 accessed externally (看
图示 35).
17 clk
串行 时钟 输入. 数据 是 clocked 在这 24-位 变换 寄存器 在 这 clk rising 边缘. 这个 输入 是 一个 高 阻抗
cmos 输入.
18 数据
串行 数据 输入. 这 串行数据 是 承载 msb 第一 和 这 三 lsbs作 这 控制 位. 这个 输入 是 一个 高
阻抗 cmos 输入.
19 le
加载 使能, cmos 输入. 当 le 变得 高, 这 数据 贮存在 这 变换 寄存器 是 承载 在 这 寄存器 那 是
选择 用 这 三 lsbs.
20 v
P
1
电源 供应 管脚 为 这 阶段 频率 探测器 (pfd). nominally 5 v
,
应当 是 在 这 一样 电压 在 v
P
2. 一个 0.1 µf
解耦 电容 至 地面 应当 是 放置 作 关闭 作 可能 至 这个 管脚.
21 d
地
3 地面 返回 管脚 为 v
P
1.
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