ADAU1702 初步的 技术的 数据
Rev. prC|P一个ge12的 37
管脚 功能
表格 11 显示 这 adau1702’s 管脚 号码, names, 和
功能. 输入 管脚 有 一个 逻辑 门槛 兼容 和
ttl 输入 水平 和 将 是 使用 在 系统 和 3.3 v 逻辑.
ADC0
ADC1
立体的 模数转换器 输入.
IDAC
偏差 电流 管脚 为 模数转换器. 一个 电阻 和 这 一样 值 作
那些 在 这 adc0 &放大; adc1 应当 是 连接 在 这个
管脚 和 地面.
FILTA
模数转换器 解耦 管脚. 一个 10 µf 电容 应当 是 放置
在 这个 管脚 和 地面.
VOUT0
VOUT1
VOUT2
VOUT3
四-频道 dac 输出
CM
涉及. 一个 47 µf 电容 应当 是 放置 在 这个 管脚
和 地面 至 减少 串扰.
FILTD
dac 解耦 管脚. 一个 10 µf 电容 应当 是 放置
在 这个 管脚 和 地面.
pll_mode0
pll_mode1
pll_mode2
pll 模式 控制 管脚. 这 符合实际 的 这些 管脚 是
描述 在 这 设置 主控 时钟/pll 模式 部分.
MCLKI
主控 时钟 或者 结晶 振荡器 输入.
OSCO
结晶 振荡器 输出.
pll_lf
pll 循环 过滤 连接.
SCL
I
2
c 时钟. 这个 管脚 是 总是 一个 输入 当 在 i
2
c 控制
模式. 在 自-激励 模式 这个 管脚 将 是 一个 输出 (i
2
C
主控). 这 线条 连接 至 这个 管脚 应当 有 一个 2 kΩ
拉-向上 电阻 在 它.
SDA
I
2
c 串行 数据. 这 数据 线条 是 双向的. 这 线条
连接 至 这个 管脚 应当 有 一个 2 kΩ 拉-向上 电阻 在 它.
CDATA
串行 数据 输入 为 这 spi 控制 端口.
COUT
串行 数据 输出 为 这 spi 端口. 这个 是 使用 为 读
后面的 寄存器 和 记忆 locations. 它 是 三-陈述 当 一个
spi 读 是 不 起作用的.
CCLK
spi 位 时钟. 这个 时钟 将 也 run continuously 或者 是
gated 止 在 在 spi transactions.
CLATCH
spi 获得 信号. 这个 必须 go 低 在 这 beginning 的 一个 spi
transaction 和 高 在 这 终止 的 一个 transaction. 各自 spi
transaction 将 引领 一个 不同的 号码 的 cclks 至 完全,
取决于 在 这 地址 和 读/写 位 那 是 sent 在 这
beginning 的 这 spi transaction.
ADDR0
ADDR1
地址 选择. 这些 管脚 选择 这 地址 为 这
adau1702’s 交流 和 这 控制 端口. 这个 准许
二 adau1702s 至 是 使用 在 这 一样 控制 端口.
WP
可擦可编程只读存储器 写 保护.
wb_trig
可擦可编程只读存储器 writeback 触发.
RESETB
起作用的-低 重置 信号. 之后 resetb 变得 高, 这
adau1702 变得 通过 一个 initialization sequence 在哪里 这
程序 和 参数 rams 是 initialized 和 这 内容
的 这 在-板 激励 roms. 所有 寄存器 是 设置 至 0, 和 这
数据 rams 是 也 设置 至 0. 这 initialization 是 完全 之后
xxxx 内部的 mclk 循环 (关联 至 这 rising 边缘 的
resetb), 这个 corresponds 至 xxxx 外部 mclk 循环 如果
这 部分 是 在 256 × f
S
模式. 新 值 应当 不 是 写
至 这 控制 端口 直到 这 initialization 是 完全.
SELFBOOT
selfboot 或者 外部 程序 加载 选择.
MP0
MP1
MP2
MP3
MP4
MP5
MP6
MP7
MP8
MP9
MP10
MP11
multi-目的 输入/输出 管脚. 这些 管脚 能 是 配置
作 串行 数据 输入/输出, auxiliary 模数转换器 输入, 或者 一般
目的 转变 和 button 输入/输出.
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