rev. b
AD7663
–4–
定时 规格
(持续)
参数
标识 最小值 典型值 最大值
单位
谈及 至 计算数量 17 和 18 (主控 串行 接口 模式)
1
CS
高 至 同步 hi-z t
25
10 ns
CS
高 至 内部的 sclk hi-z t
26
10 ns
CS
高 至 sdout hi-z t
27
10 ns
busy 高 在 主控 串行 读 之后 转变 t
28
看 表格 ii µs
CNVST
低 至 同步 asserted 延迟 t
29
1.25 µs
(主控 串行 读 之后 转变)
同步 deasserted 至 busy 低 延迟 t
30
25 ns
谈及 至 计算数量 19 和 21 (从动装置 串行 接口 模式)
外部 sclk 建制 时间 t
31
5ns
外部 sclk 起作用的 边缘 至 sdout 延迟 t
32
316ns
sdin 建制 时间 t
33
5ns
sdin 支撑 时间 t
34
5ns
外部 sclk 时期 t
35
25 ns
外部 sclk 高 t
36
10 ns
外部 sclk 低 t
37
10 ns
注释
1
在 串行 接口 模式, 这 同步, sclk, 和 sdout timings 是 定义 和 一个 最大 加载 c
L
的 10 pf; 否则, 这 加载 是 60 pf 最大.
2
在 串行 主控 读 在 转变 模式. 看 表格 ii 为 主控 读 之后 转变 模式.
规格 主题 至 改变 没有 注意.
I
OH
500
一个
1.6ma
I
OL
至 输出
管脚
1.4v
C
L
60pF
*
*
在 串行 接口 模式, 这 同步, sclk, 和
sdout timings 是 定义 和 一个 最大 加载
C
L
的 10pf; 否则, 这 加载 是 60pf 最大.
图示 1. 加载 电路 为 数字的 接口 定时
t
延迟
t
延迟
0.8v
0.8v 0.8v
2V2V
2V
图示 2. 电压 涉及 水平 为 定时
表格 ii. 串行 时钟 timings 在 主控 读 之后 转变
DIVSCLK[1] 0011
DIVSCLK[0] 0101 单位
同步 至 sclk 第一 边缘 延迟 最小 t
18
4202020 ns
内部的 sclk 时期 最小 t
19
25 50 100 200 ns
内部的 sclk 时期 最大 t
19
40 70 140 280 ns
内部的 sclk 高 最小 t
20
15 25 50 100 ns
内部的 sclk 低 最小 t
21
9.5 24 49 99 ns
sdout 有效的 建制 时间 最小 t
22
4.5 22 22 22 ns
sdout 有效的 支撑 时间 最小 t
23
243090ns
sclk last 边缘 至 同步 延迟 最小 t
24
360140 300 ns
busy 高 宽度 最大 t
28
2 2.5 3.5 5.75 µs
: 点此下载
