ad5362/ad5363 初步的 技术的 数据
rev. pr c | 页 6 的 23
定时 特性
DV
CC
= 2.3 v 至 5.5 v; v
DD
= 8 v 至 16.5 v; v
SS
= −4.5 v 至 −16.5 v; v
REF
= 3 v; agnd = dgnd = siggnd = 0 v;
R
L
= 打开 电路; 增益 (m), 补偿(c) 和 dac 补偿 寄存器 在 default 值; 所有 规格 t
最小值
至 t
最大值
, 除非 其它wise 指出.
spi 接口 (图示 4 和 图示 5)
参数
1, 2, 3
限制 在 t
最小值
, t
最大值
单位
描述
t
1
20
ns 最小值
sclk 循环 时间.
t
2
8
ns 最小值
sclk 高 时间.
t
3
8
ns 最小值
sclk 低 时间.
t
4
10
ns 最小值
同步下落 边缘 至 sclk 下落 边缘 建制 时间.
t
5
15
ns 最小值
最小 同步高 时间.
t
6
5
ns 最小值
24th sclk 下落 边缘 至 同步 rising 边缘.
t
7
5
ns 最小值
数据 建制 时间.
t
8
4.5
ns 最小值
数据 支撑 时间.
t
9
3
30
ns 最大值
同步rising 边缘 至 busy下落 边缘.
t
10
480
ns 最大值
BUSY脉冲波 宽度 低 (单独的-频道 更新.) 看
Table7
t
11
480 ns 最大值 单独的-频道 更新 循环 时间
t
12
20
ns 最小值
24th sclk 下落 边缘 至 ldac 下落 边缘.
t
13
20
ns 最小值
LDAC脉冲波 宽度 低.
t
14
150
ns 典型值
BUSYrising 边缘 至 dac 输出 回馈 时间.
t
15
0
ns 最小值
BUSYrising 边缘 至 ldac下落 边缘.
t
16
100
ns 最小值
LDAC下落 边缘 至 dac 输出 回馈 时间.
t
17
20/30
µs 典型值/最大值
dac 输出 安排好 时间.
t
18
350 ns 最大值
CLR
/重置脉冲波 触发 时间.
t
19
10 ns 最小值
重置
脉冲波 宽度 低.
t
20
120 µs 最大值
重置时间 表明 用 busy
低.
t
21
250 ns 最小值
最小 同步
高 时间 在 readback 模式.
t
22
5
25 ns 最大值 sclk rising 边缘 至 sdo 有效的.
1
有保证的 用 设计 和 描绘, 不 生产 测试.
2
所有 输入 信号 是 指定 和 t
r
= t
f
= 2 ns (10% 至 90% 的 v
CC
) 和 安排时间 从 一个 电压 水平的 的 1.2 v.
3
看 图示 4 和 图示 5.
4
这个 是 量过的 和 这加载 电路 的 图示 2
5
这个 是 量过的 和 这加载 电路 的 图示 3.
至
输出
管脚
V
CC
R
L
2.2k
Ω
C
L
50pF
V
OL
200µA
200µA
50pF
C
L
I
OL
I
OL
V
OH
(最小值)-v
OL
(最大值)
2
至
输出
管脚
图示 2.
加载 电路 为
BUSY
定时
图示 3. 加载 电路 为 sdo 定时 图解
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