platform flash 在-系统 可编程序的 配置 proms
ds123 (v2.6) march 14, 2005
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10
初步的 产品 规格
R
prom 至 fpga 配置 模式 和 连接 summary
这 fpga's i/o, logical 功能, 和 内部的 interconnec-
tions 是 established 用 这 配置 数据 包含 在
这 fpga’s bitstream. 这 bitstream 是 承载 在 这
fpga 也 automatically 在之上 电源 向上, 或者 在 command,
取决于 在 这 状态 的 这 fpga's 模式 管脚. xilinx
platform flash proms 是 设计 至 下载 直接地 至
这 fpga 配置 接口. fpga 配置
模式 这个 是 supported 用 这 xcfxxs platform flash
proms 包含: 主控 串行 和 从动装置 串行. fpga con-
figuration 模式 这个 是 supported 用 这 xcfxxp plat-
表格 flash proms 包含: 主控 串行, 从动装置 串行,
主控 selectmap, 和 从动装置 selectmap. 在下 是 一个 短的
summary 的 这 supported fpga 配置 模式. 看
这 各自的 fpga 数据 薄板 为 设备 配置
详细信息, 包含 这个 配置 模式 是 supported
用 这 targeted fpga 设备.
fpga 主控 串行 模式
在 主控 串行 模式, 这 fpga automatically 负载 这
配置 bitstream 在 位-串行 表格 从 外部 mem-
ory 同步 用 这 配置 时钟 (cclk) gener-
ated 用 这 fpga. 在之上 电源-向上 或者 reconfiguration, 这
fpga's 模式 选择 管脚 是 使用 至 选择 这 主控
串行 配置 模式. 主控 串行 模式 提供 一个
简单的 配置 接口. 仅有的 一个 串行 数据 线条, 一个
时钟 线条, 和 二 控制 线条 (init 和 完毕) 是
必需的 至 配置 一个 fpga. 数据 从 这 prom 是
读 输出 sequentially 在 一个 单独的 数据 线条 (din), accessed
通过 这 prom's 内部的 地址 计数器 这个 是 incre-
mented 在 每 有效的 rising 边缘 的 cclk. 这 串行 位-
stream 数据 必须 是 设置 向上 在 这 fpga’s din 输入 管脚 一个
短的 时间 在之前 各自 rising 边缘 的 这 fpga's 内部
发生 cclk 信号.
图示 7:
设计 修订 存储 examples
rev 0
(8 mbits)
rev 1
(8 mbits)
rev 2
(8 mbits)
rev 3
(8 mbits)
rev 0
(8 mbits)
rev 1
(8 mbits)
rev 2
(16 mbits)
rev 0
(16 mbits)
rev 1
(16 mbits)
rev 0
(8 mbits)
rev 1
(24 mbits)
rev 0
(32 mbits)
4 设计 revisions 3 设计 revisions 2 设计 revisions 1 设计 修订
(一个) 设计 修订 存储 examples 为 一个 单独的 xcf32p prom
rev 0
(16 mbits)
rev 1
(16 mbits)
rev 2
(16 mbits)
rev 3
(16 mbits)
rev 0
(16 mbits)
rev 1
(16 mbits)
rev 2
(32 mbits)
rev 0
(32 mbits)
rev 1
(32 mbits)
rev 0
(16 mbits)
rev 1
(16 mbits)
rev 0
(32 mbits)
4 设计 revisions 3 设计 revisions 2 设计 revisions 1 设计 修订
(b) 设计 修订 存储 examples spanning 二 xcf32p proms
prom 0 prom 0 prom 0 prom 0 prom 0
prom 0 prom 0 prom 0 prom 0 prom 0
rev 0
(32 mbits)
rev 1
(32 mbits)
prom 1 prom 1 prom 1 prom 1 prom 1
ds123_20_102103
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