platform flash 在-系统 可编程序的 配置 proms
ds123 (v2.6) march 14, 2005
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12
初步的 产品 规格
R
管脚 一个 短的 时间 在之前 各自 rising 边缘 的 这 fpga's
内部 发生 cclk 信号. 如果 busy 是 asserted
(高) 用 这 fpga, 这 配置 数据 必须 是 使保持
直到 busy 变得 低. 一个 外部 数据 源 或者 外部
拉-向下 电阻器 必须 是 使用 至 使能 这 fpga's
起作用的 低 碎片 选择 (cs
或者 cs_b) 和 写 (写或者
rdwr_b) 信号 至 使能 这 fpga's selectmap config-
uration 处理.
这 主控 selectmap 配置 接口 是 clocked 用
这 fpga’s 内部的 振荡器. 典型地, 一个 宽 范围 的 fre-
quencies 能 是 选择 为 这 内部 发生 cclk
这个 总是 开始 在 一个 慢 default 频率. 这 fpga’s
bitstream 包含 配置 位 这个 能 转变
cclk 至 一个 高等级的 频率 为 这 remainder 的 这 主控
selectmap 配置 sequence. 这 desired cclk fre-
quency 是 选择 在 bitstream 一代.
之后 配置, 这 管脚 的 这 selectmap 端口 能 是
使用 作 额外的 用户 i/o. alternatively, 这 端口 能 是
retained 使用 这 persist 选项.
连接 这 fpga 设备 至 这 配置 prom 为
主控 selectmap (并行的) 配置 模式
(图示 11):
• 这 数据 输出 的 这 prom(s) 驱动 这 [d0..d7]
输入 的 这 含铅的 fpga 设备.
• 这 主控 fpga cclk 输出 驱动 这 clk 输入(s)
的 这 prom(s)
• 这 ceo
输出 的 一个 prom 驱动 这 ce输入 的 这
next prom 在 一个 daisy chain (如果 任何).
• 这 oe/重置
管脚 的 所有 proms 是 连接 至
这 init_b 管脚 的 所有 fpga 设备. 这个 连接
assures 那 这 prom 地址 计数器 是 重置 在之前
这 开始 的 任何 (re)配置.
• 这 prom ce
输入 能 是 驱动 从 这 完毕 管脚.
这 ce
输入 的 这 第一 (或者 仅有的) prom 能 是 驱动
用 这 完毕 输出 的 所有 目标 fpga 设备,
提供 那 完毕 是 不 permanently grounded. ce
能 也 是 permanently 系 低, 但是 这个 keeps 这
数据 输出 起作用的 和 导致 一个 unnecessary i
CC
起作用的 供应 电流 (
直流 特性 在
运行 情况
).
• 为 高-频率 并行的 配置, 这 busy
管脚 的 所有 proms 是 连接 至 这 fpga's busy
输出. 这个 连接 assures 那 这 next 数据
转变 为 这 prom 是 delayed 直到 这 fpga 是
准备好 为 这 next 配置 数据 字节.
• 这 prom cf
管脚 是 典型地 连接 至 这 fpga's
prog_b (或者 程序
) 输入. 为 这 xcfxxp 仅有的,
这 cf
管脚 是 一个 双向的 管脚. 如果 这 xcfxxp cf管脚 是
不 连接 至 这 fpga's prog_b (或者 程序
)
输入, 然后 这 管脚 应当 是 系 高.
fpga 从动装置 selectmap (并行的) 模式
(1)
在 从动装置 selectmap 模式, 字节-宽 数据 是 写 在 这
fpga, 典型地 和 一个 busy 标记 controlling 这 流动 的
数据, 同步 用 一个 externally 有提供的 配置
时钟 (cclk). 在之上 电源-向上 或者 reconfiguration, 这
fpga's 模式 选择 管脚 是 使用 至 选择 这 从动装置
selectmap 配置 模式. 这 配置 接口
典型地 需要 一个 并行的 数据 总线, 一个 时钟 线条, 和 二
控制 线条 (init 和 完毕). 在 增加, 这 fpga’s 碎片
选择, 写, 和 busy 管脚 必须 是 correctly 控制 至
使能 selectmap 配置. 这 配置 数据 是
读 从 这 prom 字节 用 字节 在 管脚 [d0..d7],
accessed 通过 这 prom's 内部的 地址 计数器 这个 是
incremented 在 每 有效的 rising 边缘 的 cclk. 这 位-
stream 数据 必须 是 设置 向上 在 这 fpga’s [d0..d7] 输入
管脚 一个 短的 时间 在之前 各自 rising 边缘 的 这 提供
cclk. 如果 busy 是 asserted (高) 用 这 fpga, 这 config-
uration 数据 必须 是 使保持 直到 busy 变得 低. 一个 外部
数据 源 或者 外部 拉-向下 电阻器 必须 是 使用 至
使能 这 fpga's 起作用的 低 碎片 选择 (cs
或者 cs_b)
和 写 (写
或者 rdwr_b) 信号 至 使能 这
fpga's selectmap 配置 处理.
之后 配置, 这 管脚 的 这 selectmap 端口 能 是
使用 作 额外的 用户 i/o. alternatively, 这 端口 能 是
retained 使用 这 persist 选项.
连接 这 fpga 设备 至 这 配置 prom 为
从动装置 selectmap (并行的) 配置 模式
(图示 12):
• 这 数据 输出 的 这 prom(s) 驱动 这 [d0..d7]
输入 的 这 含铅的 fpga 设备.
• 这 prom clkout (为 xcfxxp 仅有的) 或者 一个 外部
时钟 源 驱动 这 fpga's cclk 输入
• 这 ceo
输出 的 一个 prom 驱动 这 ce输入 的 这
next prom 在 一个 daisy chain (如果 任何).
• 这 oe/重置
管脚 的 所有 proms 是 连接 至
这 init_b 管脚 的 所有 fpga 设备. 这个 连接
assures 那 这 prom 地址 计数器 是 重置 在之前
这 开始 的 任何 (re)配置.
• 这 prom ce
输入 能 是 驱动 从 这 完毕 管脚.
这 ce
输入 的 这 第一 (或者 仅有的) prom 能 是 驱动
用 这 完毕 输出 的 所有 目标 fpga 设备,
提供 那 完毕 是 不 permanently grounded. ce
能 也 是 permanently 系 低, 但是 这个 keeps 这
数据 输出 起作用的 和 导致 一个 unnecessary i
CC
起作用的 供应 电流 (
直流 特性 在
运行 情况
).
• 为 高-频率 并行的 配置, 这 busy
管脚 的 所有 proms 是 连接 至 这 fpga's busy
输出. 这个 连接 assures 那 这 next 数据
转变 为 这 prom 是 delayed 直到 这 fpga 是
准备好 为 这 next 配置 数据 字节.
• 这 prom cf
管脚 是 典型地 连接 至 这 fpga's
1. 这 从动装置 selectmap (并行的) fpga 配置 模式 是 sup-
ported 仅有的 用 这 xcfxxp platform flash proms.这个 模式 是
不 supported 用 这 xcfxxs platform flash prom.
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