proasic3 flash 家族 fpgas
1-4 先进的 v0.2
用户 nonvolatileflashrom (从)
actel proasic3 设备 有 1 kbit 的 在-碎片, 用户-
accessible, nonvolatile flashrom (从). 这 从 能
是 使用 在 diverse 系统产品 此类 作:
• 互联网 协议 寻址 (无线的 或者 fixed)
• 系统 校准 settings
• 设备 serialization 一个d/或者 inventory 控制
• subscription-为基础 业务 模型 (为 例子,
设置-顶 boxes)
• secure 关键 存储 为secure communications
algorithms
• asset 管理/追踪
• 日期 stamping
• 版本 管理
这 从 是 写 使用 这 标准 proasic3
ieee1532 jtag 程序编制 接口. 这 核心 能 是
individually 编写程序 (erased 和 写) 和 在-
碎片 aes decryption 能 是使用 selectively 至 securely
加载 数据 在 public networks (除了 在 这 a3p030
设备), 此类 作 安全 keys 贮存 在 这 从 为 一个
用户 设计.
这 从 能 是 编写程序 通过 这 jtag
程序编制 接口, 和 它的 内容 能 是 读
后面的 也 通过 这 jtag 程序编制 接口 或者
通过 直接 fpga 核心 寻址. 便条 那 这 从 能
仅有的 是 编写程序 从 这 jtag 接口, 和
不能 是 编写程序 从 这 内部的 逻辑 排列.
这 从 是 编写程序 作 8 banks 的 128 位;
不管怎样, 读 是 执行 在 一个 随机的 字节-用-
字节 基准. 一个 7-位 地址 从 这 fpga 核心 定义
这个 的 这 8 banks 和 which 的 这 16 字节 在里面
那 bank 是 正在 读. 这 三 msbs 的 这 从
地址 决定 这 bank和 这 四 lsbs 的 这
从 地址 定义 这 字节.
这 actel proasic3 开发 软件 解决方案,
Libero
®
整体的 设计环境 (ide) 和
设计者 版本 6.1 或者 后来的, 有 extensive 支持 为
这 从 记忆. 一个 此类特性 是 自动-一代
的 sequential 程序编制 files 为 产品
需要 一个 唯一的 串行 号码 在 各自 部分. 这
第二 部分 准许 这 包括 的 静态的 数据 为 系统
版本 控制. 数据 为 这 从 能 是 发生
quickly 和 容易地 使用 actel libero ide 和 设计者
软件 tools. comprehensive 程序编制 文件
支持 是 也 包含 至 准许 为 容易 程序编制
的 大 号码 的 部分 with differing 从 内容.
sram 和 先进先出
ProASIC3
设备 (除了 在 这 a3p030 设备) 有
embedded sram blocks along 这 北 和 南 sides
的 这 设备. 各自 能变的-aspect-比率 sram 块 是
4,608 位 在 大小. 有 记忆 配置 是
256x18, 512x9, 1kx4, 2kx2, 或者 4kx1 bits. 这 单独的
blocks 有 独立 读 和 写 端口 那 能
是 配置 和 不同的 位 widths 在 各自 端口. 为
例子, 数据 能 是 sent 通过 一个 四-位 端口 和
读 作 一个 单独的 bitstream. 这 embedded sram blocks
能 是 initialized 通过 这 设备 jtag 端口 (只读存储器
emulation 模式), 使用 这 ujtag macro (除了 为 这
a3p030 设备). 谈及 至 这 应用 便条,
ujtag 在
proasic3/e 设备
,为更多 详细信息.
在 增加, 每 sram 块 有 一个 embedded 先进先出
控制 单位. 这 控制 单位准许 这 sram 块 至
是 配置 作 一个 同步的 先进先出 没有 使用
额外的 核心 versatiles. 这 先进先出 宽度 和 depth 是
可编程序的. 这 先进先出 也 特性 可编程序的
almost-empty (aempty) 和 almost-全部 (afull) flags 在
增加 至 这 正常的 empty 和 全部 flags. 这
embedded 先进先出 控制 单位 包含 这 counters
需要 为 这 一代 的 这 读 和 写
地址 pointers. 这 embedded sram/先进先出 blocks 能
是 倾泻 至 create大 配置.
pll 和 时钟 conditioning 电路系统 (ccc)
proasic3 设备 提供 designers 和 非常 有伸缩性的
时钟 conditioning 能力. 各自 成员 的 这
proasic3 家族 包含 六 cccs. 一个 ccc (中心 west
一侧) 有 一个 阶段-锁 循环 (pll) (图示 2-10 在 页
2-10). 这 a3p030 做 不 有 一个 pll.
这 六 ccc blocks 是 located在 这 四 corners 和 这
centers 的 这 east 和 west sides.
所有 六 ccc blocks 是 usable; 这 四 corner cccs 和
这 east ccc 准许 简单的 时钟 延迟 行动 作 好
作 时钟 spine 进入 (谈及 至 这"时钟 conditioning
电路" 部分 在 页 2-13为 更多 信息).
这 输入 的 这 六 ccc blocks 是 accessible 从 这
fpga 核心 或者 从 一个 的 several i/o 输入 located near
这 ccc 那 有 专心致志的 连接 至 这 ccc
块.
www.datasheet4u.com
: 点此下载
