rev. 一个
AD15700
–5–
1.6ma
I
OL
I
OH
500mA
C
L
60pF
至输出
管脚
在 串行 接口 模式, 这 同步, sclk, 和
sdout timings 是 定义 和 一个 最大 加载
C
L
的 10pf; 否则 这 加载 是 60pf 最大.
1.4v
图示 1. 加载 电路 为 数字的 接口 定时, sdout, 同步, sclk 输出, c
L
= 10 pf
0.8v
t
延迟
2V
t
延迟
0.8v
2V
2V
0.8v
图示 2. 电压 涉及 水平 为 定时
表格 ii. 串行 时钟 timings 在 主控 读 之后 转变
DIVSCLK[1] 0011
DIVSCLK[0]
标识
0101Unit
同步 至 sclk 第一 边缘 延迟 最小 t
18
4202020ns
内部的 sclk 时期 最小 t
19
25 50 100 200 ns
内部的 sclk 时期 最大 t
19
40 70 140 280 ns
内部的 sclk 高 最小 t
20
15 25 50 100 ns
内部的 sclk 低 最小 t
21
9244999ns
sdout 有效的 建制 时间 最小 t
22
4.5 22 22 22 ns
sdout 有效的 支撑 时间 最小 t
23
243089ns
sclk last 边缘 至 同步 延迟 最小 t
24
360140 300 ns
busy 高 宽度 最大 (warp) t
28
1.5 2 3 5.25
m
s
busy 高 宽度 最大 (正常的) t
28
1.75 2.25 3.25 5.5
m
s
busy 高 宽度 最大 (impulse) t
28
2 2.5 3.5 5.75
m
s
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