样本 比率: 3 msps 和 ain = –0.5 db
15db/div
1
3
4
5
78
9
6
2
thd = –74.42db
s/(n+d) =68.83db
sfdr = –78.79db
和声学 – db
2ND –79 6TH –86
3RD –86 7TH –93
4TH –78 8TH –95
5TH –81 9TH –96
图示 7. 典型 fft, f
在
= 525 khz
ad1672–dynamic 特性
rev. 0
–8–
15db/div
1
3
4
5
7
8
9
6
thd = –60.12db
s/(n+d) = 59.70db
sfdr = –61.09db
和声学 – db
2ND –61 6TH –79
3RD –67 7TH –91
4TH –98 8TH –93
5TH –78 9TH –87
2
图示 8. 典型 fft, f
在
= 1.450 mhz
theory 的 运作
这 ad1672 是 执行 使用 一个 4-平台 pipelined 多样的
flash architecture. 这 flash 决议 为 这 stages 是 4-4-3-4
和 一个-位 的 overlap 使用 在 stages 为 错误 纠正.
一个 低 噪音 样本-和-支撑 放大器 (sha) acquires 一个 全部-
规模, 单独的-结束 输入 至 12-位 精度 在里面 167 ns. 一个
4-位 approximation 的 这 输入 是 制造 用 这 第一 flash con-
verter, 和 一个 精确 相似物 描述 的 这个 四-位 es-
timate 是 发生 用 一个 数字的-至-相似物 (dac) 转换器.
这个 approximation 是 subtracted 从 这 sha 输出 至 pro-
duce 一个 remainder, 或者 residue. 这个 residue 是 然后 抽样 和
使保持 用 这 第二 sha, 和 一个 4-位 approximation 是 发生
和 subtracted 用 这 第二 平台. once 这 第二 sha 变得
在 支撑, 这 第一 平台 变得 后面的 在 样本 模式 至 acquire 一个
新 输入 信号.
这 第三 平台 这个 有 3 位 的 决议 是 类似的 至 这
第一 和 第二 平台 在 那 各自 平台 组成 的 一个 sha, flash
模数转换器, 和 一个 dac. 各自 平台 preforms 一个 4- (或者 3-) 位 ap-
proximation/subtraction 运作 和 这 residue 的 各自 平台
正在 passed 在 至 这 next 平台. 这 fourth 或者 last 平台 con-
sists 仅有的 的 一个 4-位 flash 模数转换器 这个 converts 这 最终 residue.
这 15 输出 位 从 这 4 flash 转换器 是 accumulated
在 这 纠正 逻辑 块, 这个 adds 这 位 一起 使用
这 适合的 纠正 algorithm, 至 生产 这 12 位
输出 文字. 这 数字的 输出, 一起 和 这 overrange
指示信号 (otr), 是 latched 在 一个 输出 缓存区 至 驱动 这
输出 管脚.
这 额外的 sha inserted 在 各自 平台 的 这 ad1672 archi-
tecture 准许 pipelining 的 这 转换. 在 essence, 这 con-
verter 是 converting 多样的 输入 同时发生地, 处理
它们 通过 这 转换器 chain serially. 这个 意思 那
当 这 转换器 是 有能力 的 capturing 一个 新 输入 样本
每 时钟 循环, 它 的确 takes 2 1/2 时钟 循环 为 这 con-
版本 至 是 全部地 processed 和 呈现 在 这 输出. 这个
“pipeline delay” 是 常常 涉及 至 作 latency, 和 是 不 一个 con-
cern 在 大多数 产品, 不管怎样 那里 是 一些 具体情况 在哪里 它
将 是 一个 仔细考虑. 为 例子, 一些 产品 call 为
这 一个/d 转换器 至 是 放置 在 一个 高 速 反馈 循环,
在哪里 它的 输入 是 servoed 至 提供 一个 desired 结果 在 这 digi-
tal 输出 (e.g., 补偿 校准 或者 零 restoration 在 video
产品). 在 这些 具体情况 这 时钟 循环 延迟 通过 这
pipeline 必须 是 accounted 为 在 这 循环 稳固 calculations.
也, 因为 这 转换器 是 working 在 三 conversions si-
multaneously 主要的 disruptions 至 这 部分 (此类 作 一个 大
glitch 在 这 供应 或者 涉及) 将 corrupt 三 数据
样本. 最终, 那里 将 是 一个 最小 时钟 比率 在下
这个 这 sha droop corrupts 这 信号 在 这 pipeline. 在 这
情况 的 这 ad1672, 这个 最小 时钟 比率 是 20 khz 在
25
°
c.
这 ad1672 时钟 电路系统 使用 两个都 edges 的 这 时钟 在 它的
内部的 定时 电路系统 (看 规格 页 为 精确的 定时
(所需的)东西). 这 ad1672 样本 这 相似物 输入 在 这
rising 边缘 的 这 时钟 输入. 在 这 时钟 低 时间 (是-
tween 这 下落 边缘 和 rising 边缘 的 这 时钟), 这 输入
sha 是 在 样本 模式; 在 这 时钟 高 时间 它 是 在 支撑.
系统 干扰 just 较早的 至 这 rising 边缘 的 这 时钟
将 导致 这 部分 至 acquire 这 wrong 值, 和 应当 是
使减少到最低限度. 当 这 部分 使用 两个都 时钟 edges 为 它的 定时,
jitter 是 仅有的 一个 重大的 公布 为 这 rising 边缘 的 这 时钟
(看 时钟 输入 部分).
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