ADF7012
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这 输出 缓存区 至 clk
输出
是 使能 用 设置 位 db4 在
这 函数 寄存器 高. 在 电源-向上, 这个 位 是 设置 高.
这 输出 缓存区 能 驱动 向上 至 一个 20 pf 加载 和 一个 10% 上升
时间 在 4.8 mhz. faster edges 能 结果 在 一些 spurious
feedthrough 至 这 输出. 一个 小 序列 电阻 (50 ) 能 是
使用 至 慢 这 时钟 edges 至 减少 这些 spurs 在 f
CLK
.
循环 过滤
这 循环 过滤 integrates 这 电流 脉冲 从 这 承担
打气 至 表格 一个 电压 那 tunes 这 输出 的 这 vco 至 这
desired 频率. 它 也 attenuates spurious 水平 发生 用
这 pll. 一个 典型 循环 过滤 设计 是 显示 在 图示 29.
04617-0-025
承担
打气 输出
VCO
图示 29.
在 fsk, 这 循环 应当 是 设计 所以 那 这 循环 带宽
(lbw) 是 一个 最小 的 二 至 三 时间 这 数据 比率.
widening 这 lbw excessively 减少 这 时间 spent jumping
在 发生率, 但是 结果 在 减少 spurious
attenuation. 看 这 部分 tips 在 designing 这 循环 过滤.
为 ook/ask 系统, 一个 wider 循环 带宽 比 为 fsk
系统 是 desirable. 这 sudden 大 转变 在 二
电源 水平 结果 在 vco 拉 (vco temporarily 变得 至
incorrect 频率) 和 能 导致 一个 wider 输出 spectrum.
用 widening 这 循环 带宽 一个 最小 的 10 × 数据 比率,
vco 拉 是 使减少到最低限度 因为 这 循环 settles quickly 后面的
至 这 准确无误的 频率. 这 自由 设计 tool adisimpll™ 能
是 使用 至 设计 循环 过滤 为 这 adi 家族 的 传输者.
电压-控制 振荡器 (vco)
这 adf7012 特性 一个 在-碎片 vco 和 一个 外部 tank
inductor, 这个 是 使用 至 设置 这 频率 范围. 这 中心
频率 的 振动 是 governed 用 这 内部的 varactor
电容 和 那 的 这 外部 inductor 联合的 和 这
bond-线 电感. 一个 approximation 为 这个 是 给 在 这
等式 4. 为 一个 更多 精确 选择 的 这 inductor, 看
这 部分 choosing 这 外部 inductor 值.
()
FIXEDVAREXTINT
VCO
CCLL
F
+×+
=
)(
π
2
1
(4)
这 varactor 电容 能 是 调整 在 软件 至 增加
这 有效的 vco 范围 用 writing 至 位 va1 和 va2 在 这
r 寄存器. 下面 典型 情况, 设置 va1 和 va2 高
增加 这 中心 频率 用 减少 这 varactor
电容 用 大概 1.3 pf.
图示 32 显示 这 vco 增益 在 温度 和 频率.
vco 增益 是 重要的 在 determining 这 循环 过滤 design—
predictable 改变 在 vco 增益 结果 在 一个 改变 在 这
循环 过滤 带宽 能 是 补偿 用 changing 这 承担-
打气 电流 在 软件.
vco 偏差 电流
vco 偏差 电流 将 是 调整 使用 位 vb1 至 vb4 在 这
函数 寄存器. 额外的 偏差 电流 将 减少 spurious
水平, 但是 增加 整体的 电流 消耗量 在 这 部分. 一个
偏差 值 的 0x5 应当 确保 振动 在 大多数 发生率
和 供应. settings 0x0, 0xe ,和 0xf 是 不 推荐.
设置 0x3 和 设置 0x4 是 推荐 下面 大多数
情况. 改进 阶段 噪音 能 是 达到 为 更小的
偏差 电流.
电压 regulators
那里 是 二 带宽 间隙 电压 regulators 在 这 adf7012
供应 一个 稳固的 2.25 v 内部的 供应: 一个 2.2 µf 电容
(x5r, np0) 至 地面 在 c
REG1
和 一个 470 nf 电容 在 c
REG2
应当 是 使用 至 确保 稳固. 这 内部的 涉及
确保 consistent 效能 在 所有 供应 和 减少
这 电流 消耗量 的 各自 的 这 blocks.
这 结合体 的 regulators, 带宽 间隙 涉及, 和 偏置
典型地 consume 1.045 毫安 在 3.0 v 和 能 是 powered 向下
用 bringing 这 ce 线条 低. 这 串行 接口 是 有提供的 用
调整器 1, 所以 powering 向下 这 ce 线条 导致 这 内容
的 这 寄存器 至 是 lost. 这 ce 线条 必须 是 高 和 这
regulators 必须 是 全部地 powered 在 至 写 至 这 串行
接口. 调整器 电源-在 时间 是 典型地 100 µs 和
应当 是 带去 在 账户 当 writing 至 这 adf7012
之后 电源-向上. alternatively, 调整器 状态 将 是 监控
在 这 muxout 管脚 once ce 有 被 asserted, 因为
muxout defaults 至 这 调整器 准备好 信号. once
调整器_准备好 是 高, 这 调整器 是 powered 向上 和 这
串行 接口 是 起作用的.
fsk 调制
fsk 调制 是 执行 内部 在 这 pll 循环 用
切换 这 值 的 这 n 寄存器 为基础 在 这 状态 的 这
txdata 线条. 这 txdata 线条 是 抽样 在 各自 循环 的 这
pfd 块 (每 1/f
PFD
秒). 当 txdata 制造 一个 低-
至-高 转变, 一个 n 值 representing 这 背离
频率 是 增加 至 这 n 值 representing 这 中心
频率. 立即 这 循环 begins 至 锁 至 这 新
频率 的 f
中心
+ f
背离
. 相反地, 当 txdata
制造 一个 高-至-低 转变, 这 n 值 representing 这
背离 是 subtracted 从 这 pll n 值 representing 这
中心 频率 和 这 循环 transitions 至 f
中心
− f
背离
.
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