ADF7020 初步的 技术的 数据
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管脚 非. Mnemonic 函数
29 GND2 地面 为 数字的 部分.
30 ADCIN
相似物-至-数字的 转换器 输入. 这 内部的 7-位 模数转换器能 是 accessed 通过 这个 管脚. 全部 规模 是 0 至
1.9 v. readback 是 制造 使用 这 sread 管脚.
31 VREG2
调整器 电压 为 数字的 块. 一个 100 nf 电容应当 是 放置 在 这个 管脚 和 地面 为
调整器 稳固 和 噪音 拒绝.
32 VDD2
电压 供应 为 数字的 块. 一个 解耦 电容(x7r 或者 tantalum) 的 0.01 µf 应当 是 放置 作
关闭 作 可能 至 这个 管脚.
33 int/锁
双向的 管脚. 在 输出 模式 (interrupt 模式), 这 adf7020 asserts 这 int/ 锁 管脚 当 它 有 建立
一个 相一致 为 这 preamble sequence.
在 输入 模式 (锁 模式), 这 微观的控制 能 是 使用 至 锁 the demodulator 门槛 当 一个 有效的
preamble 有 被 发现. once 这 门槛 是 锁, nrz 数据 能 是 reliably received. 在 这个 模式, 一个
demod 锁 能 是 asserted 和 最小 延迟.
34 数据 i/o transmit 数据 输入/received 数据 输出. 这个是 一个 数字的 管脚 和 正常的 cmos 水平 应用.
35 数据 clk
在 receive 模式, 这 管脚 输出 这同步 数据 时钟. 这 积极的 时钟 边缘 是 matched 至 这
中心 的 这 received 数据.
在 gfsk transmit 模式, 这 管脚 输出一个 精确 时钟 至 获得 这 data 从 这 微控制器 在 这
transmit 部分 在 这 精确的 required 数据 比率. 看 这 gaussian frequency 变换 keying (gfsk) 部分.
36 CLKOUT
一个 分隔-向下 版本 的 这 结晶 涉及 和输出 驱动器. 这 数字的 clock 输出 能 是 使用 至
驱动 一些 其它 cmos 输入 此类 作 一个 microcontroller 时钟. 这 输出 有 一个 50:50 mark-空间 比率.
37 MUXOUT
这个 管脚 提供 这 锁_发现 signal, 这个 是 使用 至 决定 如果这 pll 是 锁 至 这 准确无误的
频率. 其它 信号 包含 调整器_准备好, 这个 是一个 指示信号 的 这 状态的 这 串行 接口
调整器.
38 OSC2
这 涉及 结晶 应当 是 连接 在 th是 管脚 和 osc1. 一个 tcxo 涉及 能 是 使用 用
驱动 这个 管脚 和 cmos 水平 一个d disabling 这 结晶 振荡器.
39 OSC1 这 涉及 结晶 应当 是 连接 在 这个 管脚 和 osc2.
40 VDD3
电压 供应 为 这 承担 打气 和 pll dividers.这个 管脚 应当 是 decoupled 至 地面 和 一个
0.01 µf 电容.
41 vreg3
调整器 电压 为 承担 打气 和 pll dividers. 一个 100 nf 电容 should 是 放置 在 这个 管脚
和 地面 为 调整器 stability 和 噪音 拒绝.
42 CPOUT
承担 打气 输出. 这个 输出 generates 电流 脉冲 那 是 在tegrated 在 这 循环 过滤. 这
整体的 电流 改变 这 控制电压 在 这 输入 至 这 vco.
43 VDD 电压 供应 为 vco tank 电路. 这个 管脚 should 是 decoupled 至 地面和 一个 0.01 µf 电容.
44–47 地 grounds 为 vco 块.
48 CVCO 一个 22 nf 电容 应当 是 放置 是tween 这个 管脚 和 vreg1至 减少 vco 噪音.
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