ADS1217
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SBAS260B
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数字的 i/o 接口
这 ads1217 有 第八 管脚 专心致志的 为 数字的 i/o. 这
default 电源-向上 情况 为 这 数字的 i/o 管脚 是 作 输入.
所有 的 这 数字的 i/o 管脚 是 individually configurable 作 输入
或者 输出. 它们 是 配置 通过 这 dir 控制 regis-
ter. 这 dir 寄存器 定义 whether 这 管脚 是 一个 输入 或者
输出, 和 这 dio 寄存器 定义 这 状态 的 这 数字的
输出. 当 这 数字的 i/o 是 配置 作 输入, dio 是
使用 至 读 这 状态 的 这 管脚. 如果 这 数字的 i/o 是 不 使用,
也 1) 配置 作 输出; 或者, 2) leave 作 输入 和 系 至
地面, 这个 阻止 excess 电源 消耗.
串行 附带的 接口
这 串行 附带的 接口 (spi) 准许 一个 控制 至
communicate synchronously 和 这 ads1217. 这 ads1217
运作 在 从动装置 仅有的 模式.
碎片 选择 (
CS
)
这 碎片 选择 (
CS
) 输入 的 这 ads1217 必须 是 exter-
nally asserted 在之前 一个 主控 设备 能 exchange 数据
和 这 ads1217.
CS
必须 是 低 为 这 持续时间 的 这
transaction.
CS
能 是 系 低.
串行 时钟 (sclk)
sclk, 一个 施密特 触发 输入, clocks 数据 转移 在 这 d
在
输入 和 d
输出
输出. 当 transferring 数据 至 或者 从 这
ads1217, 多样的 位 的 数据 将 是 transferred 后面的-至-
后面的 和 非 延迟 在 sclks 或者 toggling 的
CS
. 制造 确信
至 避免 glitches 在 sclk 作 它们 能 导致 extra shifting 的
这 数据.
极性 (pol)
这 串行 时钟 极性 是 指定 用 这 pol 输入. 当
sclk 是 起作用的 高, 设置 pol 高. 当 sclk 是 起作用的
低, 设置 pol 低.
数据 准备好
这
DRDY
输出 是 使用 作 一个 状态 信号 至 表明 当
数据 是 准备好 至 是 读 从 这 ads1217.
DRDY
变得 低
当 新 数据 是 有. 它 是 重置 高 当 一个 读
运作 从 这 数据 寄存器 是 完全. 它 也 变得 高
较早的 至 这 updating 的 这 输出 寄存器 至 表明 当 不
至 读 从 这 设备 至 确保 那 一个 数据 读 是 不
attempted 当 这 寄存器 是 正在 updated.
dsync 运作
dsync 是 使用 至 提供 为 同步 的 这 一个/d
转换 和 一个 外部 事件. 同步 能 是
达到 也 通过 这
DSYNC
管脚 或者 这 dsync
command. 当 这
DSYNC
管脚 是 使用, 这 过滤 计数器 是
重置 在 这 下落 边缘 的
DSYNC
. 这 modulator 是 使保持 在
重置 直到
DSYNC
是 带去 高. 同步 occurs 在
这 next rising 边缘 的 这 系统 时钟 之后
DSYNC
是
带去 高.
图示 4. 过滤 频率 responses.
SINC
3
过滤 回馈
(1)
(
–
3db = 0.262
•
f
数据
= 15.76hz)
频率 (hz)
0
–
20
–
40
–
60
–
80
–
100
–
120
0 30 12060 90 150 180 210 240 270 300
增益 (db)
SINC
2
过滤 回馈
(1)
(
–
3db = 0.318
•
f
数据
= 19.11hz)
频率 (hz)
0
–
20
–
40
–
60
–
80
–
100
–
120
0 30 12060 90 150 180 210 240 270 300
增益 (db)
快 安排好 过滤 回馈
(1)
(
–
3db = 0.469
•
f
数据
= 28.125hz)
频率 (hz)
0
–
20
–
40
–
60
–
80
–
100
–
120
0
便条: (1) f
数据
= 60hz.
30 12060 90 150 180 210 240 270 300
增益 (db)
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