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®
ADS1252
时钟 (clk) (modulator 时钟 = clk
÷
6), 这 号码 的
系统 clocks 必需的 为 这 数字的 过滤 至 全部地 settle 是
5 • 64 • 6, 或者 1920 clks. 这个 意思 那 任何 重大的
步伐 改变 在 这 相似物 输入 需要 five 全部 conversions
至 settle. 不管怎样, 如果 这 相似物 输入 改变 occurs asyn-
chronously 至 这 dout/drdy 脉冲波, 六 conversions 是
必需的 至 确保 全部 安排好.
控制 逻辑
这 控制 逻辑 是 使用 为 communications 和 控制 的
这 ads1252.
电源-向上 sequence
较早的 至 电源-向上, 所有 数字的 和 相似物 输入 管脚 必须 是
低. 在 这 时间 的 电源-向上, 这些 信号 输入 能 是
片面的 至 一个 电压 其它 比 0v, 不管怎样, 它们 应当
从不 超过 +v
D
.
once 这 ads1252 powers 向上, 这 dout/drdy 线条 将
脉冲波 低 在 这 第一 转换. 这个 数据 将 不 是
有效的. 这 sixth 脉冲波 的 dout/drdy 将 是 有效的 数据
从 这 相似物 输入 信号.
dout/drdy
这 dout/drdy 输出 信号 可改变的 在 二
模式 的 运作. 这 第一 模式 的 运作 是 这 数据
准备好 模式 (drdy) 至 表明 那 新 数据 有 被
承载 在 这 数据 输出 寄存器 和 是 准备好 至 是 读.
这 第二 模式 的 运作 是 这 数据 输出 (dout)
模式 和 是 使用 至 serially 变换 数据 输出 的 这 数据 输出
寄存器 (dor). 这 时间 domain partitioning 的 这 drdy
和 dout 函数 是 显示 在 图示 11.
这 基本 定时 为 dout/drdy 是 显示 在 图示 12.
在 这 时间 定义 用 t
2
, t
3
, 和 t
4
, 这 dout/drdy
管脚 功能 在 drdy 模式. 这 状态 的 这
dout/drdy 管脚 将 是 高 较早的 至 这 内部的
转移 的 新 数据 至 这 dor. 这 结果 的 这 一个/d
转换 将 是 写 至 这 dor 从 msb 至 lsb
在 这 时间 定义 用 t
1
(看 计算数量 11 和 12). 这
dout/drdy 线条 将 然后 脉冲波 低 为 这 时间
定义 用 t
2
, 和 然后 脉冲波 高 为 这 时间 定义 用
t
3
至 表明 那 新 数据 是 有 至 是 读. 在 这个
要点, 这 函数 的 这 dout/drdy 管脚 将 改变
标识 描述 最小值 典型值 最大值 单位
t
DRDY
转换 循环 384 • clk ns
drdy 模式 drdy 模式 36 • clk ns
dout 模式 dout 模式 348 • clk ns
t
1
dor 写 时间 6 • clk ns
t
2
dout/drdy 低 时间 6 • clk ns
t
3
dout/drdy 高 时间 (较早的 至 数据 输出) 6 • clk ns
t
4
dout/drdy 高 时间 (较早的 至 数据 准备好) 24 • clk ns
t
5
rising 边缘 的 clk 至 下落 边缘 的 dout/drdy 30 ns
t
6
终止 的 drdy 模式 至 rising 边缘 的 第一 sclk 30 ns
t
7
终止 的 drdy 模式 至 数据 有效的 (propogation 延迟) 30 ns
t
8
下落 边缘 的 sclk 至 数据 有效的 (支撑 时间) 5 ns
t
9
下落 边缘 的 sclk 至 next 数据 输出 有效的 (propogation 延迟) 30 ns
t
10
sclk 建制 时间 为 同步 或者 电源 向下 30 ns
t
11
dout/drdy 脉冲波 为 同步 或者 电源 向下 3 • clk ns
t
12
rising 边缘 的 sclk 直到 开始 的 同步 1537 • clk 7679 • clk ns
t
13
同步 时间 0.5 • clk 6143.5 • clk ns
t
14
下落 边缘 的 clk (之后 sclk 变得 低) 直到 开始 的 drdy 模式 314.5 • clk ns
t
15
rising 边缘 的 sclk 直到 开始 的 电源 向下 7681 • clk ns
t
16
下落 边缘 的 clk (之后 sclk 变得 低) 直到 开始 的 drdy 模式 591.5 • clk 592.5 • clk ns
t
17
下落 边缘 的 last dout/drdy 至 开始 的 电源 向下 6143.5 • clk ns
表格 ii. 数字的 定时.
图示 9. expanded 数字的 过滤 回馈 (60hz 和 一个
60hz notch).
数字的 过滤 回馈
0
–20
–40
–60
–80
–100
–120
–140
–160
–180
–200
56 57 58 59 60 61 62 63 64 6555
频率 (hz)
增益 (db)
图示 10. expanded 数字的 过滤 回馈 (60hz 和
一个 10hz notch).
数字的 过滤 回馈
0
–20
–40
–60
–80
–100
–120
–140
–160
–180
–200
56 57 58 59 60 61 62 63 64 6555
频率 (hz)
增益 (db)
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