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rev. b
ADuC824
–10–
12.58 mhz 核心_clk 能变的 核心_clk
参数 最小值 最大值 最小值 最大值 单位 图示
外部 数据 记忆 读 循环
t
RLRH
RD
Pulsewidth 377 6t
核心
– 100 ns 4
t
AVLL
地址 有效的 之后 ale 低 39 t
核心
– 40 ns 4
t
LLAX
地址 支撑 之后 ale 低 44 t
核心
– 35 ns 4
t
RLDV
RD
低 至 有效的 数据 在 232 5t
核心
– 165 ns 4
t
RHDX
数据 和 地址 支撑 之后
RD
00 ns4
t
RHDZ
数据 float 之后
RD
89 2t
核心
– 70 ns 4
t
LLDV
ale 低 至 有效的 数据 在 486 8t
核心
– 150 ns 4
t
AVDV
地址 至 有效的 数据 在 550 9t
核心
– 165 ns 4
t
LLWL
ale 低 至
RD
低 188 288 3t
核心
– 50 3t
核心
+ 50 ns 4
t
AVWL
地址 有效的 至
RD
低 188 4t
核心
– 130 ns 4
t
RLAZ
RD
低 至 地址 float 0 0 ns 4
t
WHLH
RD
高 至 ale 高 39 119 t
核心
– 40 t
核心
+ 40 ns 4
t
LLAX
数据 (在)
核心_clk
ale (o)
PSEN
(o)
端口 0 (i/o)
端口 2 (o)
RD
(o)
t
LLDV
t
LLWL
t
AVWL
t
AVLL
t
AVDV
t
RLAZ
t
RLDV
t
RHDX
t
RHDZ
t
WHLH
A0
–
A7
(输出)
A16
–
A23
A8
–
A15
t
RLRH
图示 4. 外部 数据 记忆 读 循环

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rev. b ADuC824 –10– 12.58 mhz 核心_clk 能变的核心_clk 参数最小值最大值最小值最大值单位图示外部数据记忆读循环 t RLRH RD Pulsewidth 377 6t 核心 – 100 ns 4 t AVLL 地址有效的之后 ale 低 39 t 核心 – 40 ns 4 t LLAX 地址支撑之后 ale 低 44 t 核心 – 35 ns 4 t RLDV RD 低至有效的数据在 232 5t 核心 – 165 ns 4 t RHDX 数据和地址支撑之后 RD 00 ns4 t RHDZ 数据 float 之后 RD 89 2t 核心 – 70 ns 4 t LLDV ale 低至有效的数据在 486 8t 核心 – 150 ns 4 t AVDV 地址至有效的数据在 550 9t 核心 – 165 ns 4 t LLWL ale 低至 RD 低 188 288 3t 核心 – 50 3t 核心 + 50 ns 4 t AVWL 地址有效的至 RD 低 188 4t 核心 – 130 ns 4 t RLAZ RD 低至地址 float 0 0 ns 4 t WHLH RD 高至 ale 高 39 119 t 核心 – 40 t 核心 + 40 ns 4 t LLAX 数据 (在) 核心_clk ale (o) PSEN (o) 端口 0 (i/o) 端口 2 (o) RD (o) t LLDV t LLWL t AVWL t AVLL t AVDV t RLAZ t RLDV t RHDX t RHDZ t WHLH A0 – A7 (输出) A16 – A23 A8 – A15 t RLRH 图示 4. 外部数据记忆读循环

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