rev. 一个
adv7302a/adv7303a
–7–
t
9
t
11
t
10
t
12
t
13
t
14
clkin_一个
C7–C0
p_hsync
,
p_vsync
,
p_blank
控制
i/ps
Y7–Y0
控制
o/ps
s_hsync
,
s_vsync
t
9
= 时钟 高 时间,
t
10
= 时钟 低 时间,
t
11
= 数据 建制 时间,
t
12
= 数据 支撑 时间
S7–S0
G0 G1 G2 Gxxx Gxxx
B0 B1 B2 B3 Bxxx Bxxx
R0 R1 R2
G3
Rxxx Rxxx
图示 4. hd 4:4:4 rgb 输入 数据 format 定时 图解, hd rgb 输入 使能 (输入
模式 在 subaddress 01h = 001 或者 010)
t
9
t
11
t
10
t
12
t
11
t
12
t
13
t
14
clkin_b
Y7–Y0
p_hsync
,
p_vsync
,
p_blank
控制
i/ps
控制
o/ps
s_hsync
,
s_vsync
t
9
= 时钟 高 时间,
t
10
= 时钟 低 时间,
t
11
= 数据 建制 时间,
t
12
= 数据 支撑 时间
cb0 y0 cr0 y1 crxxx yxxx
图示 5. ps 4:2:2 1
8-位 interleaved @ 27 mhz, 输入 模式: ps 输入 仅有的 (输入
模式 在 subaddress 01h = 100)
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