–7–rev. b
ADV7175A/adv7176a
3.3 v 定时 规格
(v
AA
= 3.0 – 3.6
1
, v
REF
= 1.235 v r
设置
= 300
. 所有 规格 t
最小值
至 t
最大值
2
除非
否则 指出.)
参数 情况 最小值 典型值 最大值 单位
mpu 端口
3, 4
sclock 频率 0 100 kHz
sclock 高 pulsewidth, t
1
4.0
µ
s
sclock 低 pulsewidth, t
2
4.7
µ
s
支撑 时间 (开始 情况), t
3
之后 这个 时期 这 第一 时钟 是 发生 4.0
µ
s
建制 时间 (开始 情况), t
4
为 重复的 开始 情况 4.7
µ
s
数据 建制 时间, t
5
250 ns
sdata, sclock 上升 时间, t
6
1
µ
s
sdata, sclock 下降 时间, t
7
300 ns
建制 时间 (停止 情况), t
8
4.7
µ
s
相似物 输出
3, 5
相似物 输出 延迟 7ns
dac 相似物 输出 skew 0 ns
时钟 控制
和 pixel 端口
3, 4, 6, 7
F
时钟
27 MHz
时钟 高 时间, t
9
8ns
时钟 低 时间, t
10
8ns
数据 建制 时间, t
11
3.5 ns
数据 支撑 时间, t
12
4ns
控制 建制 时间, t
11
4ns
控制 支撑 时间, t
12
3ns
数字的 输出 进入 时间, t
13
24 ns
数字的 输出 支撑 时间, t
14
4ns
pipeline 延迟, t
15
37 时钟 循环
teletext 端口
3, 6, 8
数字的 输出 进入 时间 t
16
23 ns
数据 建制 时间, t
17
2ns
数据 支撑 时间, t
18
2ns
重置 控制
3, 4
重置
低 时间 6 ns
注释
1
这 最大值/最小值 规格 是 有保证的 在 这个 范围.
2
温度 范围 t
最小值
至 t
最大值
: 0
o
c 至 +70
o
c.
3
ttl 输入 值 是 0 至 3 伏特, 和 输入 上升/下降 时间
≤
3 ns, 量过的 在 这 10% 和 90% 点. 定时 涉及 点 在 50% 为 输入 和
输出. 相似物 输出 加载
≤
10 pf.
4
有保证的 用 描绘.
5
输出 延迟 量过的 从 这 50% 要点 的 这 rising 边缘 的 时钟 至 这 50% 要点 的 全部-规模 转变.
6
典型 用 设计.
7
pixel 端口 组成 的 这 下列的:
pixel 输入: P15–P0
pixel 控制:
HSYNC
, 地方/
VSYNC
,
BLANK
时钟 输入: 时钟
8
teletext 端口 组成 的 这 下列的:
teletext 输出: TTXREQ
teletext 输入: TTX
规格 主题 至 改变 没有 注意.
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