Alesis 半导体
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Los angeles, CA 90066
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系统 描述
串行 接口 和 定时
这 AL1201 receives 它的 2’s complement
串行 数据 在 一个 标准 msb-第一 format.
二 位-比率 是 允许 为. 这 32
位/框架 (format 低) 是 合适的 为 使用
在 系统 在哪里 一个 256Fs 主控 时钟 是
呈现. 这 24 位/框架 (format 高)
是 便利的 当 接合 和 systems
在哪里 一个 384Fs 时钟 是 呈现.
这 输入 样本 时期 是 定义 在
rising edges 的 wordclock (wdclk) 输入.
nominally, 这个 是 一个 50% 职责-循环 时钟 在
frequencyfs,butitcanbeapulsewith
ts/256 < 脉冲波-宽度 < Ts (255/256);
ts=1/fs. Left 频道 数据 是 提交 至
这 AL1201 和 rising 边缘 的 wdclk, 和
正确的 频道 数据 是 提交 ts/2
秒 后来的 (当 WDCLK falls 如果 50%
职责 循环).
这 串行 位 是 clocked 在 这 AL1201
输入 寄存器 在 这 下落 边缘 的 一个
内部 发生 位 时钟 (rising 边缘
排整齐 和 rising 边缘 的 wdclk) 那
runsat64fswhenformatislow(32
位/框架), 或者 48Fs 当 FORMAT 是 高
(24 位/框架). 这 输入 数据 应当 是
有效的 +/-100ns 从 这 下落 边缘 的 这个
internally gene评估 时钟. 看 定时
图解 next 页.
输入 逻辑 水平
这 AL1201 能 合适的 receive 输入
logical ‘1’ 电压 的 .55vd. 这个 意思 这
AL1201 能 接口 直接地 和 逻辑
信号 有提供的 从 3.3v 系统. 非
特定的 接口 电路系统 是 必需的.
内部的 阶段-锁 循环 (pll)
这 AL1201 包含 一个 内部的 PLL 那
locks 至 这 rising 边缘 的 WDCLK 和
生产 所有 需要 高 频率
clocks 和 定时 信号 至 运作 这
设备. 这个 高 质量 PLL 将 reject 任何
高-频率 jitter 在 这 新当选的
wordclock (jitter 拒绝 corner approx.
4khz).
这 PLL 准许 一个 simplified 用户 接口
和 排除 这 需要 的 运动 高
频率 clocks 在 PCB 查出 至 这 部分.
这个 reduces unwanted RF 噪音 和
连接 问题 那 能 出现 当
theseclocksarerequiredasinputpinsfora
de恶行.
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