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enCoRe
™
USB
cy7c63221/31a
文档 #: 38-08028 rev. *a 页 7 的 49
3.0 逻辑 块 图解
4.0 管脚 配置
5.0 管脚 assignments
名字 i/o
CY7C63221A
cy7c63231/
cy7c63221-xc
描述16-管脚 18-管脚/垫子
D
–
/sdata,
d+/sclk
i/o 11
12
12
13
usb 差别的 数据 线条 (d
–
和 d+), 或者 ps/2 时钟 和 数据
信号 (sdata 和 sclk)
p0[7:0] i/o 1, 2, 3, 4,
13, 14, 15, 16
1, 2, 3, 4,
15, 16, 17, 18
gpio 端口 0 有能力 的 sinking 向上 至 50 毫安/管脚, 或者 sinking
控制 低 或者 高 可编程序的 电流. 能 也 源
2 毫安 电流, 提供 一个 resistive 拉-向上, 或者 提供 作 一个 高-
阻抗 输入.
p1[1:0] i/o NA 5,14 io 端口 1 有能力 的 sinking 向上 至 50 毫安/管脚, 或者 sinking 控制
低 或者 高 可编程序的 电流. 能 也 源 2 毫安 电流,
提供 一个 resistive 拉-向上, 或者 提供 作 一个 高-阻抗 输入.
内部的
振荡器
wake-向上
计时器
内存
96 字节
12-位
计时器
8-位
RISC
核心
褐色-输出
重置
watch dog
计时器
低 电压
重置
中断
控制
USB
Engine
端口 0
GPIO
端口 1
GPIO
usb &放大;
ps/2
Xcvr
3.3v
调整器
vreg/p2.0 d+ d- p0.0-p0.7 p1.0-p1.1
Xtal
Oscillator
非易失存储器
3 kbytes
XTALIN/p2.1 XTALOUT
xtalin/p2.1 xtalout/p2.2
1
2
3
4
6
7
8
9
10
11
13
14
16
15
p0.0
p0.1
p0.2
p0.3
V
SS
vreg/p2.0
p0.4
p0.6
p0.7
d+/sclk
D
–
/sdata
V
CC
16-管脚 pdip
p0.5
V
PP
xtalin/p2.1
xtalout/p2.2
CY7C63221A
5
12
1
2
3
4
6
7
8
10
11
12
13
15
16
18
17
p0.0
p0.1
p0.2
p0.3
V
SS
vreg/p2.0
p0.4
p0.6
p0.7
d+/sclk
D
–
/sdata
V
CC
18-管脚 soic/pdip
p0.5
9
V
PP
xtalin/p2.1
xtalout/p2.2
CY7C63231A
5
14
p1.0
p1.1
(顶 视图)
4
5
3 p0.2
1 p0.0
2 p0.1
18 p0.4
17 p0.5
16 p0.6
15
14
7
8
9
10
11
12
13
p0.3
p1.0
Vss
Vpp
xtalin/p2.1
vreg/p2.0
xtalout/p2.2
Vcc
d-/sdata
d+/sclk
p0.7
p1.1
6
cy7c63221a-xc
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