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标识 名字 和 函数
P57BUSWIDTH 输入 为 总线 宽度 selection 如果 CCR 位 1 是 一个 一个 和 CCR1 位 2 是 一个 one 这个 管脚
dynamically 控制 这 Buswidth 的 这 总线 循环 在 progress 如果 BUSWIDTH 是 low
(cb 仅有的)
一个 8-位 循环 occurs 如果 BUSWIDTH 是 high 一个 16-位 循环 occurs 如果 CCR 位 1 是 ‘‘0’’
和 CCR1 位 2 是 ‘‘1’’ 所有 总线 循环 是 8-bit 如果 CCR 位 1 是 ‘‘1’’ 和 CCR1 位 2 是
‘‘0’’ 所有 总线 循环 是 16-bit CCR 位 1
e
‘‘0’’ 和 CCR1 位 2
e
‘‘0’’ 是 illegal 也
一个 LSIO 管脚 当 不 使用 作 BUSWIDTH
P56READY 准备好 输入 至 lengthen 外部 记忆 cycles 为 接合 和 慢 或者 动态
memory 或者 为 总线 sharing 如果 这 管脚 是 high CPU 运作 持续 在 一个 正常的
manner 如果 这 管脚 是 低 较早的 至 这 下落 边缘 的 CLKOUT 这 记忆 控制
变得 在 一个 wait 状态 模式 直到 这 next opositive 转变 在 CLKOUT occurs 和
准备好 high 当 外部 记忆 是 不 used 准备好 有 非 effect 这 最大值
号码 的 wait states inserted 在 这 总线 循环 是 控制 用 这 CCRCCR1
也 一个 LSIO 如果 准备好 是 不 selected
P55BHE
WRH
字节 高 使能 或者 写 高 output 作 选择 用 这 CCR BHE
e
0 选择
这 bank 的 记忆 那 是 连接 至 这 高 字节 的 这 数据 bus A0
e
0
选择 这 bank 的 记忆 那 是 连接 至 这 低 byte 因此 accesses 至 一个
16-位 宽 记忆 能 是 至 这 低 字节 仅有的 (a0
e
0 BHE
e
1) 至 这 高
字节 仅有的 (a0
e
1 BHE
e
0) 或者 两个都 字节 (a0
e
0 BHE
e
0) 如果 这 WRH
函数 是 selected 这 管脚 将 go 低 如果 这 总线 循环 是 writing 至 一个 odd 记忆
location BHE
WRH
是 仅有的 有效的 在 16-位 external 也 一个 LSIO 管脚 当
不 BHEWRH
P54SLPINT 双 函数 IO pin 作 一个 双向的 端口 管脚 或者 作 一个 系统 function 这 系统
函数 是 一个 从动装置 端口 中断 输出 管脚 (在 CA 双向的 端口 管脚 仅有的)
P53RD
读 信号 输出 至 外部 memory RD
是 起作用的 仅有的 在 外部 记忆
读 或者 LSIO 当 不 使用 作 RD
P52WR
WRL
写 和 写 低 输出 至 外部 memory 作 选择 用 这 CCR WR
将
go 低 为 每 外部 write 当 WRL
将 go 低 仅有的 为 外部 写 在哪里
一个 甚至 字节 是 正在 written WR
WRL
是 起作用的 在 外部 记忆 writes
也 一个 LSIO 管脚 当 不 使用 作 WR
WRL
P51INST 输出 高 在 一个 外部 记忆 读 indicates 这 读 是 一个 操作指南
fetch INST 是 有效的 全部地 这 总线 cycle INST 是 起作用的 仅有的 在 外部
(cb 仅有的)
记忆 fetches 在 内部的 非易失存储器 fetches INST 是 使保持 low 也 LSIO 当
不 INST
P50ALEADV
地址 获得 使能 或者 地址 有效的 Output 作 选择 用 CCR 两个都 管脚
选项 提供 一个 获得 至 demultiplex 这 地址 从 这 addressdata bus 当
这 管脚 是 ADV
它 变得 inactive (高) 在 这 终止 的 这 总线 cycle ADV
能 是
使用 作 一个 碎片 选择 为 外部 memory ALEADV
是 起作用的 仅有的 在 外部
记忆 accesses 也 LSIO 当 不 使用 作 ALE
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