MC33560
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3v/5v 程序编制:
它 是 可能 至 设置 这 card 供应
电压 至 3v 或者 5v 在 任何 时间, 在之前 直流/直流 转换器
开始, 或者 在 转换器 运作. 当 切换 从
3v 至 5v, 一个 160ms (典型) 延迟 blanks 这 欠压
故障 发现 至 准许 过滤 电容 charging.
pwm:
这 free–running 整体的 振荡器 有 二
working 模式:
⋅
能变的 on–state 和 fixed 频率 (典型地
120khz) 为 平均 至 重的 负载.
⋅
能变的 on–state 和 能变的 频率 为 明亮的 负载.
这 频率 能 是 作 低 作 一个 few khz 如果 非 加载 是
连接 至
CRDVCC
.
这 charging 电流 的 这 定时 电容 是 related 至
这 v
BAT
供应 电压, 至 准许 更好的 线条 规章制度, 和
至 增加 稳固.
过滤 电容:
一个 高 值 准许 效率高的
过滤 的 card 电流 尖刺. 低 值 准许 低
start–up charging 电流. 小心 必须 是 带去 不 至
联合的 低 电容 值 和 高 电流 限制的, 作
这个 能 发生 高 波纹. 值 范围 从 4.7
µ
F
至 47
µ
f, 取决于 在 电流 限制的.
selecting 这 外部 组件 l1 和 rlim:
这
选择 的 inductor l1 和 电阻 r4 是 制造 用 使用 图示
8 (5v card) 和/或者 图示 9 (3v card) 在 页 8:
第一, 决定 这 最大 电流 那 这 应用
需要 至 供应 至 这 card (iccmax, 在 这 y–axis)
然后, 选择 一个 曲线 那 crosses 这 选择 iccmax
水平的. 这 曲线 是 有关联的 和 一个 电感 值
(22
µ
h, 47
µ
h, 或者 100
µ
h).
最终, 使用 这 intersection 的 这 曲线 和 这 iccmax
水平的 至 find 这 rlim 值 在 这 x–axis.
好的 开始 值 是 : l1
=47
µ
h; r
lim
=0.5
W
便条 也 那, 为 一个 高 电感 值 (100
µ
h), 这
过滤 电容 是 一般地 charged 在之前 电感
电流 reaches 电流 限制, 当 为 alow 电感
值, 这 电流 限制 是 使活动 之后 一个 few 转换器
循环.
电池 (所需的)东西:
having 决定 这 l
1
和
R
lim
值, 这 最大 电流 描绘 从 这 电池
供应 是 显示 用 这 曲线 在 计算数量 6 和 7.
当 这 应用 是 powered 用 一个 单独的 3v 电池,
特定的 小心 有 至 是 带去 至 扩展 它的 存在期. 当
lithium batteries approach 这 end–of–life, 它们的 内部的
阻抗 增加, 当 电压 减少. 这个
phenomenon 能 阻止 这 start–up 的 这 直流/直流
转换器 如果 这 电流 限制的 是 设置 too 高, 因为 的 这
过滤 电容 charging 电流.
时钟 发生器
这 primary 目的 的 这 时钟 发生器 单元 是 至
相一致 这 smartcard 运行 频率 至 这 系统
频率. 这 源 频率 能 是 提供 至
ASYCLKIN
用 这 微控制器 它自己 或者 从 一个
外部 振荡器 电路.
在 程序编制 模式
(
RDYMOD=L
和
CS
asserted
低) 这 三 输入 变量
PWRON
,
IO
和
重置
是
使用 至 配置 这 二 输出 变量
CRDVCC
和
CRDCLK
作 描述 在 表格 3. 这个 电路 建制 是
latched 在 这 积极的 转变 的
CS
.
此外, 在 异步的 模式 这 系统 时钟
频率
ASYCLKIN
能 是 分隔 用 一个 因素 的 1, 2 或者
4. 这 电路 控制 这 频率 commutation 至
保证 那 这 card 时钟 信号 仍然是 自由 从 尖刺
和 glitches. 在 增加, 这个 电路 确保 那
CRDCLK
信号 脉冲 将 不 是 shorter 比 这 shortest 和/或者
变长 比 这 longest 的 这 时钟 信号 呈现 在之前
和 之后 程序编制 改变 .
这
INVOUT
输出 是 提供 至 驱动 其它 电路
没有 额外的 加载 至 这 微处理器 quartz
振荡器. 它 能 也 是 使用 至 build 一个 local rc 振荡器.
这个 驱动器 有 被 优化 为 低 消耗量; 它 有
非 hysteresis, 和 输入 水平 是 不 对称的. 如果 这
ASYCLKIN
管脚 是 连接 至 一个 sine 波, 这 职责 循环
将 不 总是 是 50% 在
INVOUT
.
时钟 发生器 运行 principles
同步的 时钟:
这个 时钟 是 使用 mainly 为
记忆 cards. 它 能 也 是 使用 为 异步的
(微处理器) cards, 准许 这 使用 的 二 不同的
时钟 来源. 这 状态 的
SYNCLK
是 latched 在
CRDCLK
当
CS
变得 高, 所以 那 数据 (这
IO
管脚) 和 时钟 是
总是 consistent 在 这 card 连接器, whatever 这
CS
状态 是. 当 使用 这 同步的 时钟, 这 时钟
输出 变为 起作用的 仅有的 当 这 mc33560 是 选择
和
CS
.
异步的 时钟:
这个 时钟 是 使用 mainly 为
微处理器 cards. 当 应用, 这 时钟 输出
仍然是 起作用的 甚至 当 这 mc33560 是 不 选择 和
CS
, 在 顺序 至 保持 这 微处理器 运动 和 避免
一个 unwanted 重置. 这
ASYCLKIN
信号 是 缓冲 在 这
INVOUT
管脚, 所以 那 一些 mc33560 系统 能 使用 这
一样 时钟 和 一个 加载 仅有的.
取决于 在 程序编制, 这 频率 是 喂养 直接地,
或者 分隔 用 2 或者 用 4 至 这
CRDCLK
管脚. 如果 这 职责 循环
的 这 应用 时钟 信号 是 不 exactly 对称的, 它 是
推荐 那 这 时钟 信号 是 分隔 用 二 或者 四
至 保证 50% 职责 循环.
时钟 信号 同步 和 consistency
(看
图示 29). 这 时钟 分隔物 包含 同步 逻辑
那 控制 这 转变 从 同步的 时钟 至
异步的 (和 vice–versa), 从 任何 分隔 比率 至
任何 其它 比率, 在
CS
改变 和 在 电源 向上. 这
同步 逻辑 guarantees 那 各自 时钟 循环 在
这
CRDCLK
管脚 是 finished 在之前 changing 时钟
选择 (和 有 总是 这 足够的 持续时间), regardless
的 这 moment 这 程序编制 是 changed.
在 power–up, 当
ASYCLKIN
是 选择, 这 时钟
信号 在 这
CRDCLK
管脚 有 一个 全部 长度, 符合
至 这 选择 分隔 比率, whatever 这
ASYCLKIN
信号
是 相比 这 内部的 sequencer 定时.
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