MC33560
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图示 23. 时钟 发生器 函数的 块
IO
重置
SYNCLK
ASYCLKIN
INVOUT
CARDENABLE
SYNCHRONISATION
逻辑
选择
选择
获得
SYNCHRO
获得
CRDVCC
CRDCLK
SEQ3
程序
2
B
获得
2
B
双向的 水平的 翻译
这个 单元 (使用 在
io/crdio
,
c4/crdc4
,
c8/crdc8
, 看 图示 24) adapts 这 信号 电压 水平
的 这 i/o 和 控制 线条 在 这 微观的 控制
(有提供的 用 v
BAT
) 和 这 smartcard (有提供的 用
CRDV
CC
)
当
CS
是 低, 和
CRDVCC
在, 和 开始 sequencing
完成, 这个 单元 是 transparent 为 这 数据, 和 acts
作 如果 这 card 是 直接地 连接 至 这 reader
微控制器. 这 核心 的 这 水平的 shifter 电路 定义
为 这 双向的
CRDIO
,
CRDC4
和
CRDC8
线条
组成 的 一个 nmos 转变 这个 能 是 驱动 至 这 逻辑
低 状态 从 也 一侧 (微控制器 或者 card). 如果 两个都
sides 工作 在 传递 模式 和 opposite 阶段, 然后
信号 collision 在 这 线条 是 不 avoidable. 在 这个 情况, 这
顶峰 电流 是 限制 至 一个 safe 值 为 这 整体的
电路 和 这 smartcard.
在 high–to–low transitions, 这 nmos 晶体管
阻抗 (t1=250
W
最大值.) 是 低 足够的 至 承担
parasitic 电容, 和 有 一个 高 足够的 dv/dt. 在 低
至 高 转变, 这 nmos 晶体管 是 不 起作用的 在之上
一个 确实 电压, 和 一个 acceleration 电路 是 使活动 至
确保 一个 高 dv/dt.
当 这 碎片 是 无能
(
CS
=
H
) 和 这 电压 供应
CRDVCC
安静的 起作用的, 这
IO
,
C4
和
C8
线条 保持 它们的 last
逻辑 状态.
当 这 转换器 是 止, 一个 晶体管 forces 这
CRDIO
,
CRDC4
和
CRDC8
线条 至 一个 低 状态, 因此 阻止
任何 unwanted 电压 水平的 至 是 应用 至 这 数据 线条
当 这 card 是 不 在 使用.
图示 24. 双向的 翻译 函数的 块
IO
VBAT
18 k
控制
逻辑
seq1 (seq3)
T2
CRDIO
CRDGND
CARDENABLE
(c4)
(c8)
T1
(crdc4)
(crdc8)
CRDVCC
安全 特性
这 mc33560 有 一个 号码 的 唯一的 安全 功能
至 保证 那 非 电的 损坏 将 是 造成 至 这
smartcard:
⋅
电池 供应 最小 电压 门槛
⋅
card 供应 欠压 和 overcurrent 发现
和 自动 关闭
⋅
card 管脚 超（电）压 clamp 至 crdvcc
⋅
card 存在 探测器 为 ”clean” 和 快 shut–down
⋅
consistent card 信号 sequencing 在 start–up 和
power–down, 符合 至 iso7816, 甚至 在 错误
情况
⋅
consistent 时钟 信号, 甚至 当 分隔 比率 或者
同步 时钟 信号 是 changed ”on 这 fly” 在
一个 card session (看 图示 29)
⋅
起作用的 pull–down 在 所有 card 管脚, 包含
CRDVCC
, 当 不 在 正常的 运行 模式.
一个 电流 限制的 函数 和 一个 overtemperature
探测器 是 限制的 电源 消耗.
静电释放 保护
预定的 至 这 nature 的 smartcards, 这 card 接口 管脚
必须 absorb 高 静电释放 (electro 静态的 释放) 活力
在 card 嵌入. 在 增加, 这 控制 电路
连结 至 这些 管脚 必须 safely 承受 短的 电路
和 电压 过往旅客 在 强迫 card extraction.
因此, 这 mc33560 特性 增强 静电释放
保护, 电流 限制 和 短的 电路 保护 在
所有 smartcard 接口 管脚, 包含
C4
和
C8
.
并行的 运作
为 产品 在哪里 二 或者 更多 mc33560 是 使用,
这 数字的 控制 和 数据 总线 线条 是 一般 至 所有
mc33560. 仅有的 这 碎片 选择 信号,
CS
, 需要 一个
独立的 线条 为 各自 接口.
当 deselected, 所有 交流 管脚 除了
CRDCLK
将 保持 它们的 logical 状态 在 这 card 一侧, 和
将 go 至 高 阻抗 模式 在 这 微处理器 一侧.
图示 33 显示 一个 典型 应用 的 一个 双 card reader.
这个 arrangement 是 选择 仅有的 至 illustrate 这 并行的
运作 的 二 card 接口 在 这 一样 单元. 这
分离的 电容 组件 是 需要 至 提供 低
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