CY7B923
CY7B933
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cy7b923 hotlink 传输者 块 图解
描述
输入 寄存器
这 输入 寄存器 holds 这 数据 至 是 processed 用 这 hot-
link 传输者 和 准许 这 输入 定时 至 是 制造 consis-
tent 和 标准 fifos. 这 输入 寄存器 是 clocked 用 ckw
和 承载 和 信息 在 这 d
0
−
7
, sc/d, 和 svs 管脚.
二 使能 输入 (ena
和 enn) 准许 这 用户 至 choose 当
数据 是 承载 在 这 寄存器. asserting ena
(使能, 起作用的 低)
导致 这 输入 至 是 承载 在 这 寄存器 在 这 rising 边缘 的
ckw. 如果 enn
(使能 next, 起作用的 低) 是 asserted 当 ckw
rises, 这 数据 呈现 在 这 输入 在 这 next rising 边缘 的 ckw
将 是 承载 在 这 输入 寄存器. 如果 neither ena
也不 enn 是
asserted 低 在 这 rising 边缘 的 ckw, 然后 一个 同步 (k28.5)
character 是 sent. 这些 二 输入 准许 恰当的 定时 和 函数
为 兼容性 和 也 异步的 fifos 或者 clocked fifos
没有 外部 逻辑, 作 显示 在
图示 5.
在 bist 模式, 这 输入 寄存器 变为 这 signature pat-
tern 发生器 用 logically converting 这 并行的 输入 寄存器
在 一个 直线的 反馈 变换 寄存器 (lfsr). 当 使能,
这个 lfsr 将 发生 一个 511-字节 sequence 那 包含 所有
数据 和 特定的 character 代号, 包含 这 explicit viola-
tion symbols. 这个 模式 提供 一个 predictable 但是 pseu-
做-随机的 sequence 那 能 是 matched 至 一个 完全同样的
lfsr 在 这 接受者.
Encoder
这 encoder transforms 这 输入 数据 使保持 用 这 输入 reg-
ister 在 一个 表格 更多 合适的 为 传递 在 一个 串行 在-
terface link. 这 代号 使用 是 指定 用 ansi x3.230 (fibre
频道) 和 这 ibm escon 频道 (代号 tables 是 在 这
终止 的 这个 数据手册). 这 第八 d
0
−
7
数据 输入 是 变换器ted
至 也 一个 数据 标识 或者 一个 特定的 character, 取决于 在之上 这
状态 的 这 sc/d
输入. 如果 sc/d是 高, 这 数据 输入 代表
一个 控制 代号 和 是 encoded 使用 这 特定的 character 代号
INB
(inb+)
pecl 在
(diff 在)
串行 数据 输入 b. 这个 管脚 是 也 一个 单独的-结束 pecl 数据 接受者 (inb) 或者 half 的 这 inb
差别的 一双. 如果 所以 是 连线的 至 v
CC
, 然后 inb
±
能 是 使用 作 差别的 线条 接受者 interchangeably
和 ina
±
. 如果 所以 是 正常情况下 连接 和 承载, inb 变为 一个 单独的-结束 pecl 100k (+5v 谈及-
enced) 串行 数据 输入. inb 是 使用 作 这 测试 时钟 当 在 测试 模式.
SI
(inb
−
)
pecl 在
(diff 在)
状态 输入. 这个 管脚 是 也 一个 单独的-结束 pecl 状态 监控 输入 (si) 或者 half 的 这 inb
差别的 一双. 如果 所以 是 连线的 至 v
CC
, 然后 inb
±
能 是 使用 作 差别的 线条 接受者 interchangeably
和 ina
±
. 如果 所以 是 正常情况下 连接 和 承载, si 变为 一个 单独的-结束 pecl 100k (+5v 关联)
状态 监控 输入, 这个 是 translated 在 一个 ttl-水平的 信号 在 这 所以 管脚.
所以 ttl 输出 状态 输出. 所以 是 这 ttl-translated 输出 的 si. 它 是 典型地 使用 至 translate 这 运输车 发现
输出 从 一个 fiber-optic 接受者 连接 至 si. 当 这个 管脚 是 正常情况下 连接 和 承载
(没有 任何 外部 拉-向上 电阻), 所以 将 假设 这 一样 logical 水平的 作 si 和 inb 将
变为 一个 单独的-结束 pecl 串行 数据 输入. 如果 这 状态 监控 转变 是 不 desired, 然后
所以 将 是 连线的 至 v
CC
和 这 inb
±
一双 将 是 使用 作 一个 差别的 串行 数据 输入.
RF ttl 在 reframe 使能. rf 控制 这 framer 逻辑 在 这 接受者. 当 rf 是 使保持 高, 各自 同步
(k28.5) 标识 发现 在 这 shifter 将 框架 这 数据 那 跟随. 如果 是 高 为 2,048 consecutive
字节, 这 内部的 framer switches 至 翻倍-字节 模式. 当 rf 是 使保持 低, 这 reframing 逻辑
是 无能. 这 新当选的 数据 stream 是 然后 continuously deserialized 和 解码 使用 字节
boundaries 设置 用 这 内部的 字节 计数器. 位 errors 在 这 数据 stream 将 不 导致 alias 同步
characters 至 reframe 这 数据 erroneously.
REFCLK ttl 在 涉及 时钟. refclk 是 这 时钟 频率 涉及 为 这 时钟/数据 同步 pll.
refclk sets 这 近似的 中心 频率 为 这 内部的 pll 至 追踪 这 新当选的 位 stream.
refclk 必须 是 连接 至 一个 结晶-控制 时间 根基 那 runs 在里面 这 频率 限制 的
这 tx/rx 一双, 和 这 频率 必须 是 这 一样 作 这 传输者 ckw 频率 (在里面
CKW
±
0.1%).
模式 3-水平的 在 解码器 模式 选择. 这 水平的 在 这 模式 管脚 确定 这 解码 方法 至 是 使用.
当 连线的 至 地, 模式 选择 8b/10b 解码. 当 连线的 至 v
CC
, 注册 shifter 内容
绕过 这 解码器 和 是 sent 至 q
一个
−
j
直接地. 当 left floating (内部的 电阻器 支撑 这 模式 管脚 在
V
CC
/2) 这 内部的 位 时钟 发生器 是 无能 和 inb 变为 这 位 比率 测试 时钟 至 是 使用 为 工厂
测试. 在 典型 产品, 模式 是 连线的 至 v
CC
或者 地.
BISTEN ttl 在 建造-在 自-测试 使能. 当 bisten是 低 这 接受者 awaits 一个 d0.0 (sent once 每 bist 循环)
character 和 begins 一个 持续的 测试 sequence 那 tests 这 符合实际 的 这 传输者, 这 接受者,
和 这 link 连接 它们. 在 bist 模式 这 状态 的 这 测试 能 是 监控 和 rdy
和 rvs
输出. 在 正常的 使用 bisten
是 使保持 高 或者 连线的 至 v
CC
. bisten有 这 一样 定时 作 q
0
−
7
.
V
CCN
电源 为 输出 驱动器.
V
CCQ
电源 为 内部的 电路系统.
地 地面.
cy7b933 hotlink 接受者
(持续)
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