CY7B951
7
交流 测试 负载 和 波形
2.0v
1.0v
3.0v
地
2.0v
1.0v
5V
输出
(一个) TTL 交流 测试 加载 (b) ECL 交流 测试 加载
<1ns <1ns
80%
20%
80%
20%
<1ns <1ns
(c) TTL 输入 测试 波形 (d) ECL 输入 测试 波形
R1
R2
C
L
C
L
R
L
r1 = 910
Ω
r2 = 510
Ω
C
L
<30pf
(包含 fixture 和
探查 电容)
R
L
= 50
Ω
C
L
<5pf
(包含 fixture 和
探查 电容)
V
IHE
3.0v
V
CC
−
2
V
IHE
V
ILE
V
ILE
7b951-5
7b951-6
7b951-7
[7]
[7]
切换 特性
在 这 运行 范围
参数 描述 最小值 最大值 单位
f
REF
涉及 frequency MODE=LOW 6.41 6.55 MHz
MODE=HIGH 19.24 19.64 MHz
f
B
位 时间
[8]
MODE=LOW 19.5 19.1 ns
MODE=HIGH 6.50 6.40 ns
t
PE
接受者 静态的 阶段 错误
[6]
MODE=LOW 100 ps
MODE=HIGH 200 ps
t
ODC
输出 职责 循环 (tclk
±
, rclk
±
)
[6]
48 52 %
t
RF
输出 上升/下降 时间
[6]
0.4 1.2 ns
t
锁
pll 锁 时间 (rin 转变 密度 25%)
[9]
100
µ
s
t
RPWH
refclk 脉冲波 宽度 高 10 ns
t
RPWL
refclk 脉冲波 宽度 低 10 ns
t
DV
数据 有效的 3 ns
t
DH
数据 支撑 1 ns
t
PD
传播 延迟 (rin 至rout, tser 至 tout)
[10]
10 ns
注释:
7. cypress 使用 常量 电流 (ate) 加载配置 和 forcing 功能. 这个 图示 是 为 涉及 仅有的.
8. f
B
是 计算 作 1/(f
REF
x8).
9. t
锁
是 这 时间 需要 为 transitioning 从 锁 至 refclk x8 至 锁 至 数据.
10. 这 ecl 切换 threshold 是 这 差别的零 crossing (i.e., 这 放置 在哪里 + 和
−
信号交叉).
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