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adsp-2191m
各自 字节 进入 那 做 不 开始 一个 读 或者 完全 一个 写.
否则, 这 host 端口 接口 asserts ack 当 它 有
完成 这 记忆 进入 successfully.
dsp 串行 端口 (sports)
这 adsp-2191m 包含三 完全 同步的
串行 端口 (sport0, sport1, 和 sport2) 为 串行 和
multiprocessor communications. 这 sports 支持 这
下列的 特性:
•
双向的 operation—each sport 有 独立
transmit 和 receive 管脚.
•
翻倍-缓冲 transmit 一个d receive ports—each 端口
有 一个 数据 寄存器 为 transferring 数据 words 至 和 从
记忆 和 变换 寄存器 为 shifting 数据 在 和 输出 的
这 数据 寄存器.
•
clocking—each transmit 和 receive 端口 能 也 使用
一个 外部 串行 时钟 (
40
mhz) 或者 发生 它的 自己的, 在
发生率 ranging 从 19 hz 至 40 mhz.
•
文字 length—each sport 支持 串行 数据 words
从 3 至 16 位 在 长度transferred 在 big endian
(msb) 或者 little endian (lsb) format.
•
framing—each transmit 和 receive 端口 能 run 和 或者
没有 框架 同步 信号 为各自 数据 文字. 框架 同步
信号 能 是 发生 内部 或者 externally, 起作用的
高 或者 低, 和 和 也 的 二 pulsewidths 和 early
或者 late 框架 同步.
•
companding 在 hardware—each sport 能 执行
一个-law 或者 µ-law companding符合 至 itu recommen-
dation g.711. companding能 是 选择 在 这
transmit 和/或者 receive channel 的 这 sport 没有
额外的 latencies.
•
dma 行动 和 单独的-循环 overhead—each
sport 能 automatically receive 和 transmit 多样的
缓存区 的 记忆 数据, 一个数据 文字 各自 dsp 循环.
也 这 dsp’s 核心 或者 一个 host 处理器 能 link 或者 chain
sequences 的 dma transfers 在 一个 sport 和
记忆. 这 chained dma 能是 dynamically allocated
和 updated 通过 这 dma descriptors (dma
转移 参数) 那 设置 向上 这 chain.
•
interrupts—each transmit 和 receive 端口 发生 一个
中断 在之上 完成 这转移 的 一个 数据 文字 或者
之后 transferring 一个 全部 数据 缓存区 或者 缓存区 通过
dma.
•
multichannel capability—each sport 支持 这
h.100 标准.
串行 附带的 接口 (spi) 端口
这 dsp 有 二 spi-兼容端口 那 使能 这 dsp 至
communicate 和 多样的 spi-compatible 设备. 这些 端口
是 多路复用 和 sport2, 所以 也 sport2 或者 这 spi
端口 是 起作用的, 取决于 在 这 状态 的 这 opmode 管脚
在 硬件 重置.
这 spi 接口 使用 三 管脚 为 transferring 数据: 二 数据
管脚 (主控 输出-从动装置 输入, mosix, 和 主控
输入-从动装置 输出, misox) 和 一个 时钟 管脚 (串行 clock,
sckx). 二 spi 碎片 选择 输入 管脚 (
SPISSx
) let 其它 spi
设备 选择 这 dsp, 和 fourteen spi 碎片 选择 输出 管脚
(spixsel7–1) let 这 dsp select 其它 spi 设备. 这 spi
选择 管脚 是 reconfigured 可编程序的 标记 管脚. 使用 这些
管脚, 这 spi 端口 提供 一个 全部 duplex, 同步的 串行 inter-
面向, 这个 支持 两个都 主控 和 从动装置 模式 和
multimaster 环境.
各自 spi 端口’s 波特 比率 和 时钟 阶段/polarities 是 程序-
mable (看 等式 在下 为 spi 时钟 比率 计算), 和
各自 有 一个 整体的 dma 内容roller, configurable 至 支持
两个都 transmit 和 receive 数据streams. 这 spi’s dma 控制-
ler 能 仅有的 维护 unidirectional accesses 在 任何 给 时间.
在 transfers, 这 spi 端口 同时发生地 transmit 和
receive 用 serially shifting 数据 在和 输出 在 它们的 二 串行 数据
线条. 这 串行 时钟 线条 synchronizes 这 shifting 和 抽样
的 数据 在 这 二 串行 数据 线条.
uart port
这 uart 端口 提供 一个 simplified uart 接口 至 另一
附带的 或者 host. 它 执行 全部 duplex, 异步的
transfers 的 串行 数据. 选项 为 这 uart 包含 支持
为 5–8 数据 位; 1 或者 2 停止 位; 和 毫无, 甚至, 或者 odd parity.
这 uart 端口 支持 二 模式 的 运作:
•
编写程序 i/o
这 dsp’s 核心 发送 或者 receives 数据 用 writing 或者
读 i/o-编排 thr 或者 rbr 寄存器, 各自.
这 数据 是 翻倍-缓冲 在两个都 transmit 和 receive.
•
dma (直接 记忆 进入)
这 dma 控制 transfers两个都 transmit 和 receive
数据. 这个 减少 这 号码 和 频率 的 inter-
rupts 必需的 至 转移 数据 至 和 从 记忆. 这
uart 有 二 专心致志的 dma 途径. 这些 dma
途径 有 更小的 priority 比 大多数 dma 途径
因为 的 它们的 相当地 低 维护 比率.
这 uart’s 波特 比率 (看 下列的 等式 为 uart 时钟
比率 计算), 串行 数据 format, 错误 代号 一代 和
状态, 和 中断 是 可编程序的:
•
supported 位 比率 范围 从 9.5 位 至 5m 位 每
第二 (80 mhz 附带的 时钟).
•
supported 数据 formats 是 7- 至 12-位 frames.
•
transmit 和 receive 状态 can 是 配置 至 发生
maskable 中断 至 这 dsp’s 核心.
这 计时器 能 是 使用 至 提供 一个 硬件-assisted autobaud
发现 mechanism 为 这 uart 接口.
在哪里 d 是 这 可编程序的 divisor = 1 至 65536.
spi 时钟 比率
HCLK
2 SPIBAUD
×
---------------------------------------
=
uart 时钟 比率
HCLK
16 D
×
------------------
=
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