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ltc1292/ltc1297
U
S
一个
O
PP
L
IC
在
I
WU
U
I 为 ATIO
图示 11b. 建制 时间 (t
suCS
) 是 符合 为 这 ltc1292
图示 11c. 建制 时间 (t
suCS
) 是 不 符合 为 这 ltc1292
t
suCS
. 和 这 最小 可能 样本 时间 的 6
µ
s,
R
源
+ < 5k 和 c1 < 20pf 将 提供 足够的
安排好 时间
. 在 一般 为 两个都 这 ltc1292 和 ltc1297
保持 这 产品 的 这 总的 阻抗 和 这 总的
电容 较少 比 t
SMPL
/9. 如果 这个 情况 能 不 是
符合, 然后 制造 c1 > 0.47
µ
f (看 rc 输入 过滤
部分).
“–” 输入 安排好
在 这 终止 的 这 样本 阶段 这 输入 电容 switches
至 这 “–” 输入 和 这 转换 开始 (看 计算数量 11a,
11b, 11c 和 12). 在 这 转换, 这 “+” 输入
电压 是 effectively “held” 用 这 样本-和-支撑 和
将 不 影响 这 转换 结果. 它 是 核心的 那 这
D
输出
CLK
B11
hi-z
B9
B10
ltc1292/7 f11b
CS
1st 位 测试 (–) 输入 must
settle 在 这个 时间
t
WHCS
t
SMPL
(+) 输入 必须 settle 在 这个 时间
(+) 输入
(–) 输入
D
输出
CLK
B11
hi-z
B10
ltc1292/7 f11c
CS
1st 位 测试 (–) 输入 must
settle 在 这个 时间
t
WHCS
t
SMPL
(+) 输入 必须 settle 在 这个 时间
(+) 输入
(–) 输入
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