CDC2509C
3.3-v 阶段-锁 循环 时钟 驱动器
scas620 – 12月 1998
1
邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
D
设计 至 满足 pc sdram 注册
dimm 设计 支持 文档 rev. 1.2
D
展开 spectrum 时钟 兼容
D
运行 频率 25 mhz 至 125 mhz
D
静态的 tphase 错误 分发 在 66mhz 至
100 mhz 是
±
150 ps
D
漏出-在 替换 为 德州仪器 cdc2509a 和
增强 效能
D
jitter (cyc – cyc) 在 66 mhz 至 100 mhz 是
|100 ps|
D
有 在 塑料 24-管脚 tssop
D
阶段-锁 循环 时钟 分发 为
同步的 dram 产品
D
distributes 一个 时钟 输入 至 一个 bank 的
five 和 一个 bank 的 四 输出
D
独立的 输出 使能 为 各自 输出
Bank
D
外部 反馈 (fbin) 终端 是 使用
至 同步 这 输出 至 这 时钟
输入
D
在-碎片 序列 damping 电阻器
D
非 外部 rc 网络 必需的
D
运作 在 3.3 v
描述
这 cdc2509c 是 一个 高-效能, 低-skew, 低-jitter, 阶段-锁 循环 (pll) 时钟 driver. 它 使用 一个 pll
至 precisely 排整齐, 在 两个都 频率 和 阶段, 这 反馈 (fbout) 输出 至 这 时钟 (clk) 输入 signal.
它 是 specifically 设计 为 使用 和 同步的 drams. 这 cdc2509c 运作 在 3.3 v v
CC
. 它 也
提供 整体的 序列-damping 电阻器 那 制造 它 完美的 为 驱动 要点-至-要点 负载.
一个 bank 的 five 输出 和 一个 bank 的 四 输出 提供 nine 低-skew, 低-jitter copies 的 clk. 输出
信号 职责 循环 是 调整 至 50%, 独立 的 这 职责 循环 在 clk. 各自 bank 的 输出 是 使能
或者 无能 separately 通过 这 控制 (1g 和 2g) 输入. 当 这 g 输入 是 高, 这 输出 转变 在
阶段 和 频率 和 clk; 当 这 g 输入 是 低, 这 输出 是 无能 至 这 逻辑-低 状态.
不像 许多 产品 containing plls, 这 cdc2509c 做 不 需要 外部 rc 网络. 这 循环 过滤
为 这 pll 是 包含 在-碎片, 降低 组件 计数, 板 空间, 和 费用.
因为 它 是 为基础 在 pll 电路系统, 这 cdc2509c 需要 一个 stabilization 时间 至 达到 阶段 锁 的 这
反馈 信号 至 这 涉及 信号. 这个 stabilization 时间 是 必需的, 下列的 电源 向上 和 应用
的 一个 fixed-频率, fixed-阶段 信号 在 clk, 和 下列的 任何 改变 至 这 pll 涉及 或者 反馈
信号. 这 pll 能 是 绕过 为 测试 目的 用 strapping av
CC
至 地面.
这 cdc2509c 是 典型 为 运作 从 0
°
c 至 85
°
c.
为 应用 信息 谈及 至 应用 reports
高 速 分发 设计 技巧 为
cdc509/516/2509/2510/2516
(literature 号码 slma003) 和
使用 cdc2509a/2510a pll 和 展开
spectrum clocking (ssc)
(literature 号码 scaa039).
生产 数据 信息 是 电流 作 的 发行 日期.
产品 遵从 至 规格 每 这 条款 的 德州 器械
标准 保用单. 生产 处理 做 不 必然地 包含
测试 的 所有 参数.
版权
1998, 德州 器械 组成公司的
请 是 知道 那 一个 重要的 注意 涉及 有效性, 标准 保用单, 和 使用 在 核心的 产品 的
德州 器械 半导体 产品 和 免责声明 附之 呈现 在 这 终止 的 这个 数据 薄板.
CLK
AV
CC
V
CC
2Y0
2Y1
地
地
2Y2
2Y3
V
CC
2G
FBIN
1
2
3
4
5
6
7
8
9
10
11
12
AGND
V
CC
1Y0
1Y1
1Y2
地
地
1Y3
1Y4
V
CC
1G
FBOUT
24
23
22
21
20
19
18
17
16
15
14
13
pw 包装
(顶 视图)
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