CDC582
3.3-v 阶段-锁 循环 时钟 驱动器
和 差别的 lvpecl 时钟 输入
scas446b – july 1994 – 修订 二月 1996
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邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
描述 (持续)
这 y 输出 能 是 配置 至 转变 在 阶段 和 在 这 一样 频率 作 差别的 时钟 输入
(clkin 和 clkin). 选择 (sel1, sel0) 输入 配置 向上 至 nine y 输出, 在 banks 的 three, 至 运作
在 一个-half 或者 翻倍 这 差别的 时钟 输入 频率, 取决于 在之上 这 反馈 配置
(看 tables 1 和 2). 所有 输出 信号 职责 循环 是 调整 至 50% 独立 的 这 职责 循环 在 这 输入
clocks.
输出-使能 (oe
) 是 提供 为 输出 控制. 当 oe是 高, 这 输出 是 在 这 低 状态. 当 oe
是 低, 这 输出 是 起作用的. clr是 负的-边缘 triggered 和 能 是 使用 至 重置 这 输出 运行
在 half 频率. 测试 是 使用 为 工厂 测试 的 这 设备 和 能 是 使用 至 绕过 这 pll. 测试 应当
是 strapped 至 地 为 正常的 运作.
不像 许多 产品 containing 一个 pll, 这 cdc582 做 不 需要 外部 rc 网络. 这 循环 过滤 为
这 pll 是 包含 在 碎片, 降低 组件 计数, 板 空间, 和 费用.
因为 它 是 为基础 在 pll 电路系统, 这 cdc582 需要 一个 stabilization 时间 至 达到 阶段 锁 的 这
反馈 信号 至 这 涉及 信号. 这个 stabilization 时间 是 必需的 下列的 电源 向上 和 应用
的 一个 fixed-频率, fixed-阶段 信号 在 clkin 和 clkin
, 作 好 作 下列的 任何 改变 至 这 pll
涉及 或者 反馈 信号. 此类 改变 出现 在之上 改变 的 sel1 和 sel0, enabling 这 pll 通过 测试,
和 在之上 使能 的 所有 输出 通过 oe.
这 cdc582 是 典型 为 运作 从 0
°
c 至 70
°
c.
详细地 描述 的 输出 配置
这 电压-控制 振荡器 (vco) 使用 在 这 cdc582 有 一个 频率 范围 的 100 mhz 至 200 mhz,
两次 这 运行 频率 范围 的 这 cdc582 输出. 这 输出 的 这 vco 是 分隔 用 2 和 用 4
至 提供 涉及 发生率 和 一个 50% 职责 循环 的 一个-half 和 一个-fourth 这 vco 频率. sel0
和 sel1 决定 这个 的 这 二 信号 是 缓冲 至 各自 bank 的 设备 输出.
一个 设备 输出 必须 是 externally 连线的 至 fbin 至 完全 这 pll. 这 vco 运作 此类 那 这
频率 的 这个 输出 matches 那 的 这 clkin/clkin信号. 在 这 情况 那 一个 vco/2 输出 是 连线的 至
fbin, 这 vco 必须 运作 在 两次 这 clkin/clkin频率, 结果 在 设备 输出 那 运作 在
这 一样 或者 一个-half 这 clkin/clkin
频率. 如果 一个 vco/4 输出 是 连线的 至 fbin, 这 设备 输出 运作
在 这 一样 或者 两次 这 clkin/clkin频率.
输出 配置 一个
输出 配置 一个 是 有效的 当 任何 输出 配置 作 一个 1
×
频率 输出 在 表格 1 是 喂养 后面的 至
fbin. 这 频率 范围 为 这 差别的 时钟 输入 是 50 mhz 至 100 mhz 当 使用 输出 配置
一个. 输出 配置 作 1/2
×
输出 运作 在 half 这 输入 时钟 频率, 当 输出 配置 作 1
×
输出 运作 在 这 一样 频率 作 这 差别的 时钟 输入.
表格 1. 输出 配置 一个
输入
输出
SEL1 SEL0
1/2
×
频率
1
×
频率
L L 毫无 所有
L H 1Yn 2yn, 3yn, 4yn
H L 1yn, 2yn 3yn, 4yn
H H 1yn, 2yn, 3yn 4Yn
便条: n = 1, 2, 3
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