CDC5801
低 jitter 时钟 乘法器 和 分隔物 和
可编程序的 延迟 和 阶段 排成直线
SCAS682A
–
october 2002
3
邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
函数的 块 图解
B
一个
PLL
阶段
Aligner
vddpd/2
PLLCLK
CLKOUT
CLKOUTB
REFCLK
φ
D
LEADLAG
mult0/div0
mult1/div1
2
PWRDWNB P0 P1 P2 STOPB
控制 逻辑
阶段 aligner
绕过 mux
DLYCTRL
分隔物
比率
vddref/2
函数 表格
†
模式
P0 P1 P2 clkout/clkoutb
multiplication 和 可编程序的
延迟 和 阶段 排成直线 起作用的
‡
0 0 0 refclk multiplied 用 比率 每 表格 1 选择 用 mult/div terminals. 输出
是 delayed 或者 先进的 为基础 在 dlyctrl 和 leadlag 终端
配置.
分隔 和 可编程序的 延迟
和 阶段 排成直线 起作用的
‡
0 0 1 refclk 分隔 用 比率 每 表格 2 选择 用 mult/div terminals. 输出
是 delayed 或者 先进的 为基础 在 dlyctrl 和 leadlag 终端
配置.
multiplication 仅有的 模式 (阶段
aligner 绕过)
§
1 0 0 在 这个 模式 一个 能 仅有的 乘以 作 每 表格 1. 可编程序的 延迟 能力
和 分隔物 能力 是 deactivated. pll 是 运动.
测试 模式 1 1 0 pll 和 阶段 aligner 两个都 绕过. refclk 是 直接地 channeled 至 输出.
hi-z 模式 0 1 X hi-z
†
x = don
’
t 小心, hi-z = 高 阻抗
‡
请 看 表格 4 和 表格 5 为 explanation 为 这 programmability 和 阶段 排成直线 功能.
§
在 这个 模式 这 dlyctrl 和 leadlag terminals 必须 是 strapped 高 或者 低. 最低 可能 jitter 是 达到 在 这个 模式, but 一个 延迟
的 200 ps 至 2 ns 预期的 典型地 从 refclk 至 clkout 取决于 在 这 输出 频率.
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