10
ma0 至 ma7 (8 记忆 地址 线条)
在 各自 循环, 这 高等级的-顺序 字节 的 一个 16-位 记忆
地址 呈现 在 这 记忆 地址 线条 ma0-7 第一.
那些 位 必需的 用 这 记忆 系统 能 是 strobed
在 外部 地址 latches 用 定时 脉冲波 tpa. 这 低-
顺序 字节 的 这 16-位 地址 呈现 在 这 地址
线条 1/2 时钟 之后 这 末端 的 tpa.
MWR
(写 脉冲波)
一个 负的 脉冲波 appearing 在 一个 记忆-写 循环, 之后
这 地址 线条 有 stabilized.
MRD
(读 水平的)
一个 低 水平的 在 mrdindicates 一个 记忆 读 循环. 它 能 是
使用 至 控制 三-状态 输出 从 这 addressed mem-
ory 和 至 表明 这 方向 的 数据 转移 在 一个 i/o
操作指南.
Q
单独的 位 输出 从 这 cpu 这个 能 是 设置 或者 重置,
下面 程序 控制. 在 seq 和 req 操作指南
执行, q 是 设置 或者 重置 在 这 trailing 边缘 的 tpa
和 这 leading 边缘 的 tpb. 这 q 线条 能 也 是 con-
trolled 用 这 计数器/计时器 underflow 通过 这 使能 toggle
q 操作指南.
这 使能 toggle q command connects 这 q-线条 flip-flop
至 这 输出 的 这 计数器, 此类 那 各自 时间 这 计数器
decrements 从 01 至 它的 next 值, 这 q 线条 改变
状态. 这个 command 是 cleared 用 一个 加载 计数器
(ldc) 操作指南 和 这 计数器/计时器 stopped, 一个 cpu
重置, 或者 一个 branch 计数器 中断 (bcl) instruc-
tion 和 这 计数器 中断 flip-flop 设置.
时钟
输入 为 externally 发生 单独的-阶段 时钟. 这 maxi-
mum 时钟 频率 是 5mhz 在 v
DD
= 5v. 这 时钟 是
counted 向下 内部 至 8 时钟 脉冲 每 机器 循环.
XTAL
连接 至 是 使用 和 时钟 输入 终端, 为 一个 exter-
nal 结晶, 如果 这 在-碎片 振荡器 是 使用.
WAIT
, clear(2 控制 线条)
提供 四 控制 模式 作 列表 在 这 下列的 真实
表格:
ME
(记忆 使能 cdp1805ac 仅有的)
这个 起作用的 低 输入 是 使用 至 选择 或者 deselect 这 内部的
内存. 它 必须 是 起作用的 较早的 至 时钟 70 为 一个 内部的 内存
进入 至 引领 放置. 内部的 内存 数据 将
呈现 在 这
数据 总线 在 这 时间 那 me是 起作用的 (之后 时钟 31).
因此, 如果 这个 数据 是 至 是 latched 在 一个 外部 设备 (i.e.,
在 一个 输出 操作指南 或者 dma 输出 循环), me
应当 是 宽 足够的 至 提供 足够的 时间 为 有效的 数据
至 是 latched. 这 内部的 内存 是 automatically deselected
之后 时钟 71. me是 ineffective 当 mrd• mwr= 1.
这 内部的 内存 是 不 内部 掩饰-解码. 解码
的 这 开始 地址 是 执行 externally, 和 将
reside 在 任何 64-字节 块 的 记忆.
V
DD
(cdp1806ac 仅有的)
这个 输入 替代 这 me信号 的 这 cdp1805ac 和
必须 是 连接 至 这 积极的 电源 供应.
V
DD
, v
SS
, (电源 水平)
V
SS
是 这 大多数 负的 供应 电压 终端 和 是 也不-
mally 连接 至 地面. v
DD
是 这 积极的 供应 volt-
age 终端. 所有 输出 摆动 从 v
SS
至 v
DD
. 这
推荐 输入 电压 摆动 是 从 v
SS
至 v
DD
.
Architecture
图示 2 显示 一个 块 图解 的 这 cdp1805ac 和
cdp1806ac. 这 principal 特性 的 这个 系统 是 一个 regis-
ter 排列 (r) consisting 的 十六 16-位 scratchpad regis-
ters. 单独的 寄存器 在 这 排列 (r) 是 designated
(选择) 用 一个 4-位 二进制的 代号 从 一个 的 这 4-位 regis-
ters labeled n, p, 和 x. 这 内容 的 任何 寄存器 能 是
directed 至 任何 一个 的 这 下列的 paths:
1. 这 外部 记忆 (多路复用, 高等级的-顺序 字节 第一
在 至 8 记忆 地址 线条).
2. 这 d 寄存器 (也 的 这 二 字节 能 是 gated 至 d).
3. 这 increment/decrement 电路 在哪里 它 是 增加 或者
decreased 用 一个 和 贮存 后面的 在 这 选择 16-位
寄存器.
4. 至 任何 其它 16-位 scratch 垫子 寄存器 在 这 排列.
这 四 paths, 取决于 在 这 nature 的 这 操作指南,
将 运作 independently 或者 在 各种各样的 结合体 在 这
一样 机器 循环.
大多数 说明 组成 的 二 8-时钟-脉冲波 机器
循环. 这 第一 循环 是 这 fetch 循环, 和 这 第二, 和
更多 如果 需要, 是 execute 循环. 在 这 fetch 循环
这 四 位 在 这 p designator 选择 一个 的 这 16 寄存器
r(p) 作 这 电流 程序 计数器. 这 选择 寄存器
r(p) 包含 这 地址 的 这 记忆 location 从
这个 这 操作指南 是 至 是 fetched. 当 这 操作指南 是
读 输出 从 这 记忆, 这 高等级的 顺序 4 位 的 这
操作指南 字节 是 承载 在 这 寄存器 和 这 更小的
顺序 4 位 在 这 n 寄存器. 这 内容 的 这 程序
计数器 是 automatically incremented 用 一个 所以 那 r(p) 是
now “pointing” 至 这 next 字节 在 这 记忆.
CLEAR WAIT 模式
L L 不 允许
L H 重置
H L Pause
HHRun
cdp1805ac, cdp1806ac
: 点此下载
