CDP1852CD3_集成电路资料查询网

2
块 图解 的 cdp1852/3
图示 1.
图示 2. cdp1852/3 逻辑 图解
csi/csi
†
模式
CS2
时钟
CLEAR
DO0
DO1
DO2
DO3
DO4
DO5
DO6
DO7
3
5
7
9
16
18
20
22
1
13
2
11
14
设备
选择
DECODE
控制
逻辑
23
sr/sr
†
24
12
V
DD
V
SS
重置 时钟 使能
三-
状态
输出
驱动器
8-位
数据
寄存器
4
6
8
10
15
17
19
21
DI0
DI1
DI2
DI3
DI4
DI5
DI6
DI7
CSI
SR
CSI
SR
P1
P23
模式 = 0
模式 = 1
†
极性 取决于 在 模式
S
D
R
CL
Q
维护
要求
获得
P
TG
N
P
TG
N
DO0
21
4
P
N
V
SS
23
V
DD
6
DO1
DO7
22
5
11
14
2
1
13
3
D17
DI1
DI0
时钟
CLEAR
模式
csi/csi
CS2
V
SS
SR/sr
cdp1852/3, cdp1852c/3

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2 块图解的 cdp1852/3 图示 1. 图示 2. cdp1852/3 逻辑图解 csi/csi † 模式 CS2 时钟 CLEAR DO0 DO1 DO2 DO3 DO4 DO5 DO6 DO7 3 5 7 9 16 18 20 22 1 13 2 11 14 设备选择 DECODE 控制逻辑 23 sr/sr † 24 12 V DD V SS 重置时钟使能三- 状态输出驱动器 8-位数据寄存器 4 6 8 10 15 17 19 21 DI0 DI1 DI2 DI3 DI4 DI5 DI6 DI7 CSI SR CSI SR P1 P23 模式 = 0 模式 = 1 † 极性取决于在模式 S D R CL Q 维护要求获得 P TG N P TG N DO0 21 4 P N V SS 23 V DD 6 DO1 DO7 22 5 11 14 2 1 13 3 D17 DI1 DI0 时钟 CLEAR 模式 csi/csi CS2 V SS SR/sr cdp1852/3, cdp1852c/3

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