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资料编号:22582
 
资料名称:1191
 
文件大小: 492.03K
   
说明
 
介绍:
Ultra-Low-Power, 7.5Msps, Dual 8-Bit ADC
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
MAX1191
过激-低-电源, 7.5msps, 双 8-位 模数转换器
_______________________________________________________________________________________ 5
参数 标识 情况 最小值 典型值 最大值 单位
正常的 运行 模式, f
= 1.875mhz
在 -0.5db fs, clk 输入 从 地 至 v
DD
4.0 5.0
空闲 模式 (触发-状态), f
= 1.875mhz 在 -
0.5db fs, clk 输入 从 地 至 v
DD
4.0
备用物品 模式, clk 输入 从 地 至
V
DD
2.2
毫安
相似物 供应 电流 I
DD
关闭 模式, clk = 地 或者 v
DD
,
pd0 = pd1 = ognd
0.1 5.0 µA
正常的 运行 模式,
f
= 1.875mhz 在 -0.5db fs, c
L
10pF
1.0 毫安
空闲 模式 (触发-状态), 直流 输入, clk =
地 或者 v
DD,
pd0 = ov
DD
, pd1 = ognd
0.1 5.0
备用物品 模式, 直流 输入, clk = 地 或者
V
dd,
pd0 = ognd, pd1 = ov
DD
0.1
数字的 输出 供应 电流
(便条 3)
I
ODD
关闭 模式, clk = 地 或者 v
DD
,
pd0 = pd1 = ognd
0.1 5.0
µA
定时 特性
clk 上升 至 cha 输出 数据
有效的
t
DOA
50%的 clk 至 50%的 data, figure 5
(Note 4)
1 6 8.5 ns
clk 下降 至 chb 输出 数据
有效的
t
DOB
50%的 clk 至 50%的 data, figure 5
(Note 4)
1 6 8.5 ns
clk 上升/下降 至 一个/
B
上升/下降
时间
t
da/
B
50%的 clk 至 50%的 一个/
b,
Figure 5
(Note 4)
1 6 8.5 ns
pd1 上升 至 输出 使能 t
EN
pd0 = ov
DD
5ns
pd1 下降 至 输出 使不能运转 t
DIS
pd0 = ov
DD
5ns
clk 职责 循环 50 %
clk 职责-循环 变化 ±10 %
wake-向上 时间 从 关闭
模式
t
WAKE,SD
(便条 5) 20 µs
wake-向上 时间 从 备用物品
模式
t
WAKE,ST
(便条 5) 5.5 µs
数字的 输出 上升/下降 时间 20% 至 80% 2 ns
interchannel 特性
串扰 拒绝
f
在,x
= 1.875mhz 在 -0.5db fs,
f
在,y
= 0.3mhz 在 -0.5db fs (便条 6)
-75 dB
振幅 相一致 f
= 1.875mhz 在 -0.5db fs (便条 7) ±0.03 dB
阶段 相一致 f
= 1.875mhz 在 -0.5db fs (便条 7) ±0.03 Degrees
电的 特性 (持续)
(v
DD
= 3.0v, ov
DD
= 1.8v, v
REFIN
= v
DD
(内部的 涉及), c
L
10pf 在 数字的 输出, f
CLK
= 7.5mhz, c
REFP
= c
REFN
= c
COM
= 0.33µf, t
一个
= -40
°
c 至 +85
°
c, 除非 否则 指出. 典型 值 是 在 t
一个
= +25
°
c.) (便条 1)
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