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函数的 描述
这 11C90 包含 四 ECL flip-flops 一个 ECL 至 TTL
转换器 和 一个 肖特基 TTL 输出 缓存区 和 一个 起作用的
拉-up 三 的 这 flip-flops 运作 作 一个 同步的
变换 计数器 驱动 这 fourth flip-flop 运行 作 一个
异步的 toggle 这 内部的 反馈 逻辑 是 此类
那 这 TTL 输出 和 这 Q ECL 输出 是 高 为 六
时钟 时期 和 低 为 five 时钟 periods 这 模式
控制 (m) 输入 能 modify 这 反馈 至 制造 这
输出 高 为 five 时钟 时期 和 低 为 five 时钟
periods 作 表明 在 这 计数 Sequence Table
这 反馈 逻辑 是 此类 那 这 instant 这 输出 变得
HIGH 这 电路 是 already committed 作 至 whether 这
输出 时期 将 是 10 或者 11 时钟 时期 long 这个
意思 那 subsequent 改变 在 一个 M 输入 signal 在-
cluding 解码 spikes 将 有 非 效应 在 这 电流
输出 period 这 仅有的 定时 restriction 为 一个 M 输入 sig-
nal 是 那 它 是 在 这 desired 状态 在 least 一个 建制 时间
在之前 这 时钟 那 跟随 这 HHLL 状态 显示 在 这
table 这 容许的 传播 延迟 通过 外部 log-
ic 至 一个 M 输入 是 maximized 用 designing 它 至 使用 这
积极的 转变 的 这 11C90 输出 作 它的 起作用的 edge
这个 给 一个 容许的 延迟 的 ten 时钟 periods minus
这 CP 至 Q 延迟 的 这 11C90 和 这 M 至 CP 建制 time
如果 这 外部 逻辑 使用 这 负的 输出 转变 作 它的
起作用的 edge 这 容许的 延迟 是 减少 至 five 时钟
时期 minus 这 先前 提到 延迟 和 建制
time
Capacitively 结合 triggering 是 simplified 用 这 400
X
re-
sistor 这个 connects 管脚 15 至 这 内部的 V
BB
reference
用 连接 这个 至 这 CP input 作 显示 在
图示 3
 这
时钟 是 automatically 集中 关于 这 输入 threshold 一个
时钟 职责 循环 的 50% 提供 这 fastest operation
自从 这 flip-flops 是 主控-从动装置 类型 和 补偿 时钟
门槛 在 主控 和 slave 这个 特性 确保
那 这 电路 将 运作 和 时钟 波形 having
非常 慢 上升 和 下降 times 和 thus 那里 是 非 最大
频率 restriction 推荐 最小 和 maxi-
mum 时钟 振幅 作 一个 函数 的 一个 频率 和 tem-
perature 是 显示 在 这 图表 labeled
图示 2
 当 这
CP 或者 任何 其它 输入 是 驱动 从 另一 ECL circuit
正常的 ECL 末端 方法 是 recommended 一个
方法 是 表明 在
图示 4
 其它 ECL 末端
方法 是 discussed 在 这 F100K ECL 设计 手册
(部分 5 的 数据手册)
TLF9892–5
图示 2 交流 结合 Triggering 特性
TLF9892–10
图示 3 Capacitively 结合 Clocking
TLF9892–11
Z
O
X
50 75 100
R
1
X
806 121 162
R
2
X
130 196 261
V
EE
eb
52V V
CC
e
0V V
TT
eb
20V
图示 4 Clocking 用 ECL 源 通过 Terminated 线条
当 一个 M 输入 是 至 是 驱动 从 一个 TTL 输出 运行
从 这 一样 V
CC
和 地面 (v
EE
) 这 内部的 2 k
X
电阻 能 是 使用 至 拉 这 TTL 输出 向上 作 显示 在
图示 5
 一些 类型 的 TTL 输出 将 仅有的 拉 向上 至
在里面 二 二极管 drops 的 V
CC
 这个 是 不 高 足够的 为
11C90 inputs 这 电阻 将 拉 这 信号 向上 通过 这
门槛 region 虽然 这个 最终 上升 将 是 somewhat
slow 取决于 在 线路 capacitance 一个 电阻 网络
那 给 faster 上升 和 也 更小的 阻抗 是 显示 在
图示 6

TLF9892–12
图示 5 使用 内部的 拉-向上 和 TTL 源
TLF9892–13
图示 6 Faster 低 阻抗 TTL 至 ECL 接口
6

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函数的描述这 11C90 包含四 ECL flip-flops 一个 ECL 至 TTL 转换器和一个肖特基 TTL 输出缓存区和一个起作用的拉-up 三的这 flip-flops 运作作一个同步的变换计数器驱动这 fourth flip-flop 运行作一个异步的 toggle 这内部的反馈逻辑是此类那这 TTL 输出和这 Q ECL 输出是高为六时钟时期和低为 five 时钟 periods 这模式控制 (m) 输入能 modify 这反馈至制造这输出高为 five 时钟时期和低为 five 时钟 periods 作表明在这计数 Sequence Table 这反馈逻辑是此类那这 instant 这输出变得 HIGH 这电路是 already committed 作至 whether 这输出时期将是 10 或者 11 时钟时期 long 这个意思那 subsequent 改变在一个 M 输入 signal 在- cluding 解码 spikes 将有非效应在这电流输出 period 这仅有的定时 restriction 为一个 M 输入 sig- nal 是那它是在这 desired 状态在 least 一个建制时间在之前这时钟那跟随这 HHLL 状态显示在这 table 这容许的传播延迟通过外部 log- ic 至一个 M 输入是 maximized 用 designing 它至使用这积极的转变的这 11C90 输出作它的起作用的 edge 这个给一个容许的延迟的 ten 时钟 periods minus 这 CP 至 Q 延迟的这 11C90 和这 M 至 CP 建制 time 如果这外部逻辑使用这负的输出转变作它的起作用的 edge 这容许的延迟是减少至 five 时钟时期 minus 这先前提到延迟和建制 time Capacitively 结合 triggering 是 simplified 用这 400 X re- sistor 这个 connects 管脚 15 至这内部的 V BB reference 用连接这个至这 CP input 作显示在图示 3  这时钟是 automatically 集中关于这输入 threshold 一个时钟职责循环的 50% 提供这 fastest operation 自从这 flip-flops 是主控-从动装置类型和补偿时钟门槛在主控和 slave 这个特性确保那这电路将运作和时钟波形 having 非常慢上升和下降 times 和 thus 那里是非最大频率 restriction 推荐最小和 maxi- mum 时钟振幅作一个函数的一个频率和 tem- perature 是显示在这图表 labeled 图示 2  当这 CP 或者任何其它输入是驱动从另一 ECL circuit 正常的 ECL 末端方法是 recommended 一个方法是表明在图示 4  其它 ECL 末端方法是 discussed 在这 F100K ECL 设计手册 (部分 5 的数据手册) TLF9892–5 图示 2 交流结合 Triggering 特性 TLF9892–10 图示 3 Capacitively 结合 Clocking TLF9892–11 Z O X 50 75 100 R 1 X 806 121 162 R 2 X 130 196 261 V EE eb 52V V CC e 0V V TT eb 20V 图示 4 Clocking 用 ECL 源通过 Terminated 线条当一个 M 输入是至是驱动从一个 TTL 输出运行从这一样 V CC 和地面 (v EE ) 这内部的 2 k X 电阻能是使用至拉这 TTL 输出向上作显示在图示 5  一些类型的 TTL 输出将仅有的拉向上至在里面二二极管 drops 的 V CC  这个是不高足够的为 11C90 inputs 这电阻将拉这信号向上通过这门槛 region 虽然这个最终上升将是 somewhat slow 取决于在线路 capacitance 一个电阻网络那给 faster 上升和也更小的阻抗是显示在图示 6  TLF9892–12 图示 5 使用内部的拉-向上和 TTL 源 TLF9892–13 图示 6 Faster 低阻抗 TTL 至 ECL 接口 6

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