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数据 薄板
4 mbit lpc firmware flash
SST49LF004B
©2003 硅 存储 技术, 公司 s71232-02-000 12/03
设备 记忆 编排
图示 3: D
EVICE
M
EMORY
M
AP
设计 仔细考虑
sst 推荐 一个 高 频率 0.1 µf 陶瓷的 capac-
itor 至 是 放置 作 关闭 作 可能 在 v
DD
和
V
SS
较少 比 1 cm away 从 这 v
DD
管脚 的 这 设备.
additionally, 一个 低 频率 4.7 µf electrolytic 电容
从 v
DD
至 v
SS
应当 是 放置 在里面 1 cm 的 这 v
DD
管脚. 如果 一个 插座 是 使用 为 程序编制 目的, 一个 addi-
tional 1-10 µf 应当 是 增加 next 至 各自 插座.
这 rst# 和 init# 管脚 必须 仍然是 稳固的 在 v
IH
为 这
全部 持续时间 的 一个 擦掉 或者 程序 运作. wp#
必须 仍然是 稳固的 在 v
IH
为 这 全部 持续时间 的 这
擦掉 和 程序 行动 为 非-激励 块 sectors.
至 写 数据 至 这 顶 激励 块 sectors, 这 tbl# 管脚
必须 也 仍然是 稳固的 在 v
IH
为 这 全部 持续时间 的 这
擦掉 和 程序 行动.
产品 identification
这 产品 identification 模式 identifies 这 设备 作 这
sst49lf004b 和 生产者 作 sst.
7FFFFH
70000H
6FFFFH
60000H
5FFFFH
50000H
4FFFFH
40000H
3FFFFH
30000H
2FFFFH
20000H
1FFFFH
10000H
0F000H
0EFFFH
03000H
02000H
01000H
00000H
激励 块
4 kbyte sector 1
4 kbyte sector 2
4 kbyte sector 0
4 kbyte sector 15
块 7
块 6
块 5
块 4
块 3
块 2
块 1
块 0
1232 f02.0
WP#
TBL#
(64 kbyte)
表格 2: P
RODUCT
I
DENTIFICATION
地址 数据
pp 模式 lpc 模式
1
1. 地址 显示 在 这个 column 是 为 激励 设备 仅有的.
地址 locations 应当呈现 elsewhere 在 这 4
gbyte 系统 记忆 编排 取决于 在 id strapping
值 在 id[3:0] 管脚 当 多样的 lpc 记忆
设备 是 使用 在 一个 系统.
生产者’s id 0000H FFBC 0000H BFH
设备 id
SST49LF004B 0001H FFBC 0001H 60H
2
2. 这 设备 id 为 sst49lf004b 是 这 一样 作
sst49lf004a.
t2.0 1232
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