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CXD8302Q
例子 的 系统 配置
13
14
15
26
19
20
33
38
41
42
7
6
5
分离
的 f
H
和 fv
阶段
比较器
LPF VCO
频率 分隔/
脉冲波 一代 电路
1/2
频率
分隔
脉冲波
一代
电路
CLK
HD
VD
CXD8302Q cxd2422r (tg)
INTf
H
EXTf
H
f
H
f
V
同步
HD
VD
MODE1
外部 同步 信号
电子的 shutter 串行 数据
xh1, 2
XRG
XSUB
xv1 至 4
xsg1, 2
shp, shd
hclp1, 2
VCLP
PBLK
至 各自
驱动器
至 信号
处理
电路
36mhz (组件 数字的)
35.79545mhz (composite 数字的, eia)
35.56895mhz (composite 数字的, ccir)
便条)
1. 也 同步 或者 vd/hd 是 使用 作 这 外部 同步 信号.当 同步 是 使用 (同步 同步的
模式), fix mode1 至 高; 当 vd/hd 是 使用 (vd/hd 同步的 mode), fix mode1 至 low.
2. 是 确信 至 做 阶段 comparison 的 这 下落 边缘 的 extf
H
和 intf
H
为 同步 同步的
模式.
3) intf
H
阶段 设置
在 也 vd/hd 或者 同步 同步 模式, 这 intf
H
阶段 应当 是 调整 在 线条 和 这 阶段 variance 的
EXTf
H
, 这个 形式 这 涉及 为 阶段 comparison. 这 intf
H
阶段 将 是 调整 相反 vd, hd,
同步 和 blk 脉冲 使用 dly0 至 dly7, 各自. (这 状态 的 intf
H
和 extf
H
阶段 fixed 用 pll
leads 至 阶段 调整 的 vd, hd, 同步, 和 blk 脉冲波 相反 这 外部 同步 信号.)
这 intf
H
是 设置 至 这 阶段 正在 delayed (延迟-64) clocks 从 那 的 hd.
延迟 = 0 至 255: 至 是 设置 在 8-位 二进制的 和 dly7 作 msb. 高: 1, low: 0.
INTf
H
HD
128 clocks
128 clocks
(延迟 – 64) clocks
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