飞利浦 半导体
P89V51RD2
8-位 微控制器 和 80c51 核心
产品 数据 rev. 01 — 01 march 2004 7 的 75
9397 750 12964
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5.2 管脚 描述
表格 3: p89v51rd2 管脚 描述
标识 管脚 类型 描述
DIP40 TQFP44 PLCC44
p0.0 至
p0.7
39-32 37-30 43-36 i/o
Port 0:
端口 0 是 一个 8-位 打开 流 bi-directional i/o
端口. 端口 0 管脚 那 有 ‘1’s 写 至 它们 float, 和
在 这个 状态 能 是 使用 作 高-阻抗 输入.
端口 0 是 也 这 多路复用 低-顺序 地址 和
数据 总线 在 accesses 至 外部 代号 和 数据
记忆. 在 这个 应用, 它 使用 强 内部的
拉-ups 当 transitioning 至 ‘1’s. 端口 0 也 receives
这 代号 字节 在 这 外部 host 模式
程序编制, 和 输出 这 代号 字节 在 这
外部 host 模式 verification. 外部 拉-ups 是
必需的 在 程序 verification 或者 作 一个 一般
目的 i/o 端口.
p1.0 至
p1.7
1-8 40-44, 1-3 2-9 i/o 和
内部的 拉-向上
Port 1:
端口 1 是 一个 8-位 bi-directional i/o 端口 和
内部的 拉-ups. 这 端口 1 管脚 是 牵引的 高 用 这
内部的 拉-ups 当 ‘1’s 是 写 至 它们 和 能
是 使用 作 输入 在 这个 状态. 作 输入, 端口 1 管脚 那
是 externally 牵引的 低 将 源 电流 (i
IL
)
因为 的 这 内部的 拉-ups. p1.5, p1.6, p1.7 有
高 电流 驱动 的 16 毫安. 端口 1 也 receives 这
低-顺序 地址 字节 在 这 外部 host 模式
程序编制 和 verification.
p1.0 1 40 2 i/o
t2:
外部 计数 输入 至 计时器/计数器 2 或者 时钟-输出
从 计时器/计数器 2
p1.1 2 41 3 I
T2EX
: 计时器/计数器 2 俘获/再装填 触发 和
方向 控制
p1.2 3 42 4 I
ECI
: 外部 时钟 输入. 这个 信号 是 这 外部
时钟 输入 为 这 pca.
p1.3 4 43 5 i/o
CEX0
: 俘获/对比 外部 i/o 为 PCA 单元 0.
各自 俘获/对比 单元 connects 至 一个 端口 1 管脚
为 外部 i/o. 当 不 使用 用 这 pca, 这个 管脚 能
handle 标准 i/o.
p1.4 5 44 6 i/o
SS
: 从动装置 端口 选择 输入 为 spi
CEX1
: 俘获/对比 外部 i/o 为 pca 单元 1
p1.5 6 1 7 i/o
MOSI
: 主控 输出 从动装置 输入 为 spi
CEX2
: 俘获/对比 外部 i/o 为 pca 单元 2
p1.6 7 2 8 i/o
MISO
: 主控 输入 从动装置 输出 为 spi
CEX3
: 俘获/对比 外部 i/o 为 pca 单元 3
p1.7 8 3 9 i/o
SCK
: 主控 输出 从动装置 输入 为 spi
CEX4
: 俘获/对比 外部 i/o 为 pca 单元 4
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