rev. b
ad5308/ad5318/ad5328
–5–
管脚 配置
顶 视图
(不 至 规模)
16
15
14
13
12
11
10
9
1
2
3
4
5
6
7
8
同步
LDAC
V
DD
V
输出
一个
V
输出
B
V
输出
C
V
输出
D
V
REF
ABCD
SCLK
DIN
V
输出
E
ad5308/
ad5318/
AD5328
V
REF
EFGH
V
输出
F
V
输出
G
V
输出
H
地
管脚 函数 描述
管脚 非. Mnemonic 函数
1
LDAC
这个 起作用的 低-控制 输入 transfers 这 内容 的 这 输入 寄存器 至 它们的 各自的 dac registers.
pulsing 这个 管脚 低 准许 任何 或者 所有 dac 寄存器 至 是 updated 如果 这 输入 寄存器 有 新 数据.
这个 准许 同时发生的 更新 的 所有 dac 输出. alternatively, 这个 管脚 能 是 系 permanently 低.
2
同步
起作用的 低-控制 输入. 这个 是 这 框架 同步 信号 为 这 输入 数据. 当
同步
变得
低, 它 powers 在 这 sclk 和 din 缓存区 和 使能 这 输入 变换 寄存器. 数据 是 transferred 在
在 这 下落 edges 的 这 下列的 16 clocks. 如果
同步
是 带去 高 在之前 这 16th 下落 边缘, 这
rising 边缘 的
同步
acts 作 一个 中断 和 这 写 sequence 是 ignored 用 这 设备.
3V
DD
电源 供应 输入. 这些 部分 能 是 运作 从 2.5 v 至 5.5 v, 和 这 供应 应当 是
decoupled 和 一个 10
µ
f 电容 在 并行的 和 一个 0.1
µ
f 电容 至 地.
4V
输出
ABuffered 相似物 输出 电压 从 dac 一个. 这 输出 放大器 有 栏杆-至-栏杆 运作.
5V
输出
BBuffered 相似物 输出 电压 从 dac b. 这 输出 放大器 有 栏杆-至-栏杆 运作.
6V
输出
CBuffered 相似物 输出 电压 从 dac c. 这 输出 放大器 有 栏杆-至-栏杆 运作.
7V
输出
DBuffered 相似物 输出 电压 从 dac d. 这 输出 放大器 有 栏杆-至-栏杆 运作.
8V
REF
ABCD 涉及 输入 管脚 为 dacs 一个, b, c, 和 d. 它 将 是 配置 作 一个 buffered, unbuffered, 或者 v
DD
输入 至 这 四 dacs, 取决于 在 这 状态 的 这 buf 和 v
DD
控制 位. 它 有 一个 输入 范围
从 0.25 v 至 v
DD
在 unbuffered 模式 和 从 1 v 至 v
DD
在 缓冲 模式.
9V
REF
EFGH 涉及 输入 管脚 为 dacs e, f, g, 和 h. 它 将 是 配置 作 一个 buffered, unbuffered, 或者 v
DD
输入 至 这 四 dacs, 取决于 在 这 状态 的 这 buf 和 v
DD
控制 位. 它 有 一个 输入 范围
从 0.25 v 至 v
DD
在 unbuffered 模式 和 从 1 v 至 v
DD
在 缓冲 模式.
10 V
输出
EBuffered 相似物 输出 电压 从 dac e. 这 输出 放大器 有 栏杆-至-栏杆 运作.
11 V
输出
FBuffered 相似物 输出 电压 从 dac f. 这 输出 放大器 有 栏杆-至-栏杆 运作.
12 V
输出
GBuffered 相似物 输出 电压 从 dac g. 这 输出 放大器 有 栏杆-至-栏杆 运作.
13 V
输出
HBuffered 相似物 输出 电压 从 dac h. 这 输出 放大器 有 栏杆-至-栏杆 运作.
14 地 地面 涉及 要点 为 所有 电路系统 在 这 部分.
15 DIN 串行 数据 输入. 这个 设备 有 一个 16-位 变换 寄存器. 数据 是 clocked 在 这 寄存器 在 这 下落
边缘 的 这 串行 时钟 输入. 这 din 输入 缓存区 是 powered 向下 之后 各自 写 循环.
16 SCLK 串行 时钟 输入. 数据 是 clocked 在 这 输入 变换 寄存器 在 这 下落 边缘 的 这 串行 时钟
输入. 数据 能 是 transferred 在 比率 向上 至 30 mhz. 这 sclk 输入 缓存区 是 powered 向下 之后
各自 写 循环.
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