AD7302
–5–
rev. 0
管脚 函数 描述
管脚
非. Mnemonic 函数
1-8 D7–D0 并行的 data 输入. 第八-位 数据 是 承载 至 这 输入 寄存器 的 这 ad7302 下面 这 控制 的
CS
和
WR
.
9
CS
碎片 选择. 起作用的 低 逻辑 输入.
10
WR
写 输入.
WR
是 一个 起作用的 低 逻辑 输入 使用 在 conjunction 和
CS
和
一个
/b 至 写 数据 至 这 选择
dac 寄存器.
11
一个
/b dac 选择. 地址 管脚 使用 至 选择 writing 至 也 dac 一个 或者 dac b.
12
PD
起作用的 低 输入 使用 至 放 这 部分 在 低 电源 模式 减少 电流 消耗量 至 较少 比 1
µ
一个.
13
LDAC
加载 dac 逻辑 输入. 当 这个 逻辑 输入 是 带去 低 两个都 dac 输出 是 同时发生地 updated 和
这 内容 的 它们的 dac 寄存器. 如果
LDAC
是 permanently 系 低, 这 dacs 是 updated 在 这 rising
边缘 的
WR
.
14
CLR
异步的 clear 输入 (起作用的 低). 当 这个 输入 是 带去 低 这 dac 寄存器 是 承载 和 所有
zeroes 和 这 dac 输出 是 cleared 至 零 伏特.
15 V
DD
电源 供应 输入. 这些 部分 能 是 运作 从 2.7 v 至 5.5 v 和 应当 是 decoupled 至 agnd.
16 REFIN 外部 涉及 输入. 这个 能 使用 作 这 涉及 为 两个都 dacs. 这 范围 在 这个 涉及 输入 是
1 v 至 v
DD
/2. 如果 refin 是 直接地 系 至 v
DD
这 内部的 v
DD
/2 涉及 是 选择.
17 AGND 相似物 地面 涉及 要点 和 返回 要点 为 所有 相似物 电流 在 这 部分.
18 V
输出
B 相似物 输出 电压 从 dac b. 这 输出 放大器 能 摆动 栏杆 至 栏杆 在 它的 输出.
19 V
输出
一个 相似物 输出 电压 从 dac 一个. 这 输出 放大器 能 摆动 栏杆 至 栏杆 在 它的 输出.
20 DGND 数字的 地面 涉及 要点 和 返回 要点 为 所有 数字的 电流 在 这 部分.
管脚 配置
14
13
12
11
17
16
15
20
19
18
10
9
8
1
2
3
4
7
6
5
顶 视图
(不 至 规模)
AD7302
(msb) db7
AGND
V
输出
B
V
输出
一个
DGND
DB6
DB5
DB4
CLR
V
DD
REFIN
DB3
DB2
DB1
(lsb) db0
CS
WR
一个
/b
PD
LDAC
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