AD7732
定时 规格
表格 2. (av
DD
= 5 v ± 5%; dv
DD
= 2.7 v 至 3.6 v, 或者 5 v ± 5%; 输入 逻辑 0 = 0 v; 逻辑 1 = dv
DD
; 除非 否则
指出.)
1
参数 最小值 典型值 最大值 单位 测试 情况/comments
主控 时钟 范围 1 6.144 MHz
t
1
50 ns
同步
Pulsewidth
t
2
500 ns
重置
Pulsewidth
读 运作
t
4
0 ns
CS
下落 边缘 至 sclk 下落 边缘 建制 时间
t
5
2
sclk 下落 边缘 至 数据 有效的 延迟
0 60 ns dv
DD
的 4.75 v 至 5.25 v
0 80 ns dv
DD
的 2.7 v 至 3.3 v
t
5A
2, 3
CS
下落 边缘 至 数据 有效的 延迟
0 60 ns dv
DD
的 4.75 v 至 5.25 v
0 80 ns dv
DD
的 2.7 v 至 3.3 v
t
6
50 ns sclk 高 pulsewidth
t
7
50 ns sclk 低 pulsewidth
t
8
0 ns
CS
rising 边缘 之后 sclk rising 边缘 支撑 时间
t
9
4
10 80 ns 总线 relinquish 时间 之后 sclk rising 边缘
写 运作
t
11
0 ns
CS
下落 边缘 至 sclk 下落 边缘 建制
t
12
30 ns 数据 有效的 至 sclk rising 边缘 建制 时间
t
13
25 ns 数据 有效的 之后 sclk rising 边缘 支撑 时间
t
14
50 ns sclk 高 pulsewidth
t
15
50 ns sclk 低 pulsewidth
t
16
0 ns
CS
rising 边缘 之后 sclk rising 边缘 支撑 时间
1
样本 测试 在 最初的 释放 至 确保 遵从. 所有 输入 信号 是 指定 和 tr = tf = 5 ns (10% 至 90% 的DV
DD
) 和 安排时间 从 一个 电压 水平的 的
1.6 v. 看 和 . 图示 2 图示 3
2
这些 号码 是 量过的 和 这 加载 电路 的 一个d 定义 作 这 时间 必需的 为 这 输出 至 交叉 这 v
OL
或者 v
OH
限制.
图示 4
Figure 4
3
这个 规格 是 相关的 仅有的 如果
CS
变得 低 当 sclk 是 低.
4
这些 号码 是 获得 从 这 量过的 时间 带去 用 这 数据 输出 至 改变 0.5 v 当 承载 和 这 电路 的 . 这 量过的 号码 是 然后
extrapolated 后面的 至 除去 影响 的 charging 或者 discharging 这 50 pf 电容. 这个 意思 那 这 时间 quoted 在 这 timing 特性 是 这 真实 总线
relinquish 时间 的 这 部分 和 作 此类 是 独立 的 外部 总线 加载 capacitances.
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