AD9786
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管脚 配置 和 function 描述
80 79 78 77 76 71 70 69 68 67 66 6575 74 73 72 64 63 62 61
16
1
2
3
4
5
6
7
8
9
10
11
13
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15
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19
21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40
管脚 1
IDENTIFIER
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
dnc = 做 不 连接
DNC
ADVDD
ADGND
ACVDD
ACGND
AVDD2
AGND2
AVDD1
AGND1
IOUTA
IOUTB
AGND1
AVDD1
AGND2
AVDD2
ACGND
ACVDD
ADGND
ADVDD
DNC
CLKVDD
DNG
CLKVDD
CLKGND
CLK+
CLK–
CLKGND
DGND
DVDD
P1B15
P1B14
P1B13
P1B12
P1B11
P1B10
DGND
DVDD
P1B9
P1B8
P1B7
FSADJ
REFIO
重置
CSB
SCLK
SDIO
SDO
DGND
DVDD
P2B0
P2B1
P2B2
P2B3
P2B4
P2B5
DGND
P1B6
P1B5
P1B4
P1B3
DGND
DVDD
P1B2
P1B1
P1B0
DRVDD
iqsel/p2b15
oneportclock/p2b14
P2B13
DGND
DVDD
DATACLK
AD9786
顶 视图
(不 至 规模)
DVDD
P2B6
P2B7
P2B8
P2B12
P2B11
P2B10
P2B9
03152-0-002
图示 2. 管脚 配置
时钟
表格 5. 时钟 管脚 函数 描述
管脚
非.
名字 方向 描述
5, 6 clk+, clk– I 差别的 时钟 输入.
2 DNC 做 不 连接.
DCLKEXT
02h[3]
模式
0
管脚 配置 为 输入 的 频道 数据 比率 或者 synchronizer 时钟.
内部的 时钟 synchronizer 将 是 转变 在 或者 止 和 dclkcrc
(02h[2]).
31 dataclk i/o
1
管脚 配置 为 输出 的 channel 数据 比率 或者 synchronizer
时钟.
1, 3 CLKVDD 时钟 domain 2.5 v.
4, 7 CLKGND 时钟 domain 0 v.
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