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AD9775
–7–
管脚 函数 描述
管脚 号码 Mnemonic 描述
1, 3 CLKVDD 时钟 供应 电压
2 LPF pll 循环 过滤
4, 7 CLKGND 时钟 供应 一般
5 CLK+ 差别的 时钟 输入
6 CLK– 差别的 时钟 输入
8 dataclk/pll_锁 和 这 pll使能, 这个 管脚 indicates 这 状态 的 这 pll. 一个 读 的 一个
逻辑 “1” indicates 这 pll 是 在 这 锁 状态. 逻辑 “0” indicates 这
pll 有 不 达到 锁. 这个 管脚 将 也 是 编写程序 至 act 作
也 一个 输入 或者 输出 (地址 02h, 位 3) dataclk 信号 运动 在
这 输入 数据 比率.
9, 17, 25, 35, 44, 52 DGND 数字的 一般
10, 18, 26, 36, 43, 51 DVDD 数字的 供应 电压
11–16, 19–24, 27, 28 p1b13 (msb) 至 p1b0 (lsb) 端口 “1” 数据 输入
29, 30, 49, 50 NC 非 连接
31 iqsel/p2b13 (msb) 在 “1” 端口 模式, iqsel = 1 followed 用 一个 rising 边缘 的 这 差别的
输入 时钟 将 获得 这 数据 在 这 i 频道 输入 寄存器. iqsel = 0
将 获得 这 数据 在 这 q 频道 输入 寄存器. 在 “2” 端口 模式, 这个
管脚 变为 这 端口 “2” msb.
32 oneportclk/p2b12 和 这 pll 无能和 这 ad9775 在 “1” 端口 模式, 这个 管脚 变为
一个 时钟 输出 那 runs 在 两次 这 输入 数据 比率 的 这 i 和 q 途径.
这个 准许 这 ad9775 至 接受 和 demux interleaved i 和 q 数据 至
这 i 和 q 输入 寄存器.
33, 34, 37–42, 45–48 p2b11 至 p2b0 (lsb) 端口 “2” 数据 输入
53 spi_sdo 在 这 情况 在哪里 sdio 是 一个 输入, sdo acts 作 一个 输出. 当 sdio
变为 一个 输出, sdo enters 一个 高-z 状态.
54 spi_sdio 双向的 数据 管脚. 数据 方向 是 控制 用 位 7 的 寄存器
地址 00h. 这 default 设置 为 这个 位 是 “0,” 这个 sets sdio 作 一个 输入.
55 spi_clk 数据 输入 至 这 spi 端口 是 注册 在 这 rising 边缘 的 spi_clk.
数据 输出 在 这 spi 端口 是 注册 在 这 下落 边缘.
56 spi_csb 碎片 选择/spi 数据 同步. 在 momentary 逻辑 高, resets
spi 端口 逻辑 和 initializes 操作指南 循环.
57 重置 逻辑 “1” resets 所有 的 这 spi 端口 寄存器, 包含 地址 00h, 至 它们的
default 值. 一个 软件 重置 能 也 是 完毕 用 writing 一个 逻辑 “1” 至
spi 寄存器 00h, 位 5. 不管怎样, 这 软件 重置 有 非 效应 在 这 位
在 地址 00h.
58 REFIO 涉及 输出, 1.2 v 名义上的
59 FSADJ2 全部-规模 电流 调整, q 频道
60 FSADJ1 全部-规模 电流 调整, i 频道
61, 63, 65, 76, 78, 80 AVDD 相似物 供应 电压
62, 64, 66, 67, 70, 71, AGND 相似物 一般
74, 75, 77, 79
68, 69 I
OUTA2
, i
OUTB2
差别的 dac 电流 输出, q 频道
72, 73 I
OUTA1
, i
OUTB1
差别的 dac 电流 输出, i 频道
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