AD9833
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15
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rev prg
初步的 技术的数据
图示 8. 数据 写
接合 至 微处理器
这 ad9833 有 一个 标准 串行 接口 这个 准许
这 部分 至 接口 直接地 和 一些 微处理器.
这 设备 使用 一个 外部 串行 时钟 至 写 这 数据/
控制 信息 在 这 设备. 这 串行 时钟 能
有 一个 频率 的 40 mhz 最大. 这 串行 时钟
能 是 持续的 或者, 它 能 空闲 高 或者 低 在
写 行动. 当 数据/控制 信息 是 正在
写 至 这 ad9833, fsync 是 带去 低 和 是 使保持
低 当 这 16 位 的 数据 是 正在 写 在 这
ad9833. 这 fsync 信号 frames 这 16 位 的 infor-
mation 正在 承载 在 这 ad9833.
ad9833 至 adsp-21xx 接口
图示 9 显示 这 串行 接口 在 这 ad9833
和 这 adsp-21xx. 这 adsp-21xx 应当 是 设置 向上 至
运作 在 这 sport transmit alternate framing 模式
(tfsw = 1). 这 adsp-21xx 是 编写程序 通过
这 sport 控制 寄存器 和 应当 是 配置 作
跟随:
内部的 时钟 运作 (isclk = 1)
起作用的 低 framing (invtfs = 1)
16-位 文字 长度 (slen = 15)
内部的 框架 同步 信号 (itfs = 1)
发生 一个 框架 同步 为 各自 写 (tfsr = 1).
传递 是 initiated 用 writing 一个 文字 至 这 tx reg-
ister 之后 这 sport 有 被 使能. 这 数据 是
clocked 输出 在 各自 rising 边缘 的 这 串行 时钟 和
clocked 在 这 ad9833 在 这 sclk 下落 边缘.
adsp-2101/
adsp-2103*
AD9833*
TFS
DT
SCLK
FSYNC
* 额外的 管脚 OMITTED 为 CLARITY
SDATA
SCLK
图示 9. adsp2101/adsp2103 至 ad9833 接口
ad9833 至 68hc11/68l11 接口
图示 10 显示 这 串行 接口 在 这 ad9833
和 这 68hc11/68l11 微控制器. 这
微控制器 是 配置 作 这 主控 用 设置 位
mstr 在 这 spcr 至 1 和, 这个 提供 一个 串行 时钟
在 sck 当 这 mosi 输出 驱动 这 串行 数据 线条
sdata. 自从 这 微控制器 做 不 有 一个 dedi-
cated 框架 同步 管脚, 这 fsync 信号 是 获得 从 一个
端口 线条 (pc7). 这 设置 向上 情况 为 准确无误的 opera-
tion 的 这 接口 是 作 跟随:
数据 写
写 一个 全部 28-位 文字
至 一个 频率 寄存器?
写 14 msbs 或者 lsbs
至 一个 频率 寄存器?
写 至阶段
寄存器?
(控制 寄存器 写)
b28 (d13) = 1
写 2 consecutive
16-位 words
(看 表格 5 为 例子)
写 一个 16-位 文字
(看 tables 6 &放大; 7 为
examples)
(控制 寄存器 写)
b28 (d13) = 0
hlb (d12) = 0 / 1
写 另一 全部
28 位 至 一个
频率 寄存器?
写 14 msbs 或者 lsbs
至一个
频率 寄存器?
(16 - 位 写)
d15, d14 = 11
d13 = 0/1 (chooses 这
阶段 寄存器)
d12 = x
d11 ... d0 = 阶段 数据
写 至另一
阶段 寄存器?
YES
YES
YES
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