AD9834
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rev prm
初步的 技术的数据
管脚 功能 描述
管脚# Mnemonic 函数
相似物 信号 和 涉及
1 fs 调整 全部-规模 调整 控制. 一个 电阻 (r
设置
) 是 连接 在 这个 管脚 和 agnd. 这个
确定 这 巨大 的 这 全部-规模 dac 电流. 这 relationship 在 r
设置
和
这 全部-规模 电流 是 作 跟随:
IOUT
全部-规模
= 18 x
V
REFOUT
/
R
设置
V
REFOUT
= 1.20
v 名义上的
,
R
设置
= 6.8 k
Ω
典型
2 REFOUT 电压 涉及 输出. 这 ad9834 有 一个 内部的 1.20 v 涉及, 这个 是 制造
有 在 这个 管脚.
3 竞赛 一个 dac 偏差 管脚. 这个 管脚 是 使用 为 de-连接 这 dac 偏差 电压.
17 VIN 输入 至 比较器. 这 比较器 能 是 使用 至 发生 一个 正方形的 波 从 这
sinusoidal dac 输出. 这 dac 输出 应当 是 filtered appropriately 在之前 正在 应用
至 这 比较器 至 改进 jitter. 当 位 opbiten 和 signpib 在 这 控制
寄存器 是 设置 至 1, 这 比较器 输入 是 连接 至 vin.
19,20 iout, ioutb 电流 输出. 这个 是 一个 高 阻抗 电流 源. 一个 加载 电阻 的 nominally 200
Ω
应当 是 连接 在 iout 和 agnd. ioutb 应当 preferably 是 系 通过 一个
外部 加载 电阻 的 200
Ω
至 agnd 但是 能 是 系 直接地 至 agnd. 一个 20pf 电容
至 agnd 是 也 推荐 至 阻止 时钟 feedthrough.
电源 供应
4 AVDD 积极的 电源 供应 为 这 相似物 部分. avdd 能 有 一个 值 从 +2.3 v 至 +5.5 v.
一个 0.1 µf 解耦 电容 应当 是 连接 在 avdd 和 agnd.
5 DVDD Positive 电源 供应 为 这 数字的 部分. dvdd 能 有 一个 值 从 +2.3 v 至 +5.5 v.
一个 0.1 µf 解耦 电容 应当 是 连接 在 dvdd 和 dgnd.
6 cap/2.5v 这 数字的 电路系统 运作 从 一个 +2.5 v 电源 供应. 这个 +2.5 v 是 发生 从
dvdd 使用 一个 在 板 调整器 (当 dvdd 超过 +2.7 v). 这 调整器 需要 一个
解耦 电容 的 典型地 100 nf 这个 是 连接 从 cap/2.5v 至 dgnd. 如果
dvdd 是 equal 至 或者 较少 比 +2.7 v, cap/2.5 v 应当 是 短接 至 dvdd.
7 DGND Digital 地面.
18 AGND 相似物 地面.
数字的 接口 和 控制
8 MCLK 数字的 时钟 输入. dds 输出 发生率 是 表示 作 一个 二进制的 fraction 的 这
频率 的 mclk. 这 输出 频率 精度 和 阶段 噪音 是 决定 用 这个
时钟.
9 FSELECT 频率 选择 输入. fselect 控制 这个 频率 寄存器, freq0 或者 freq1, 是
使用 在 这 阶段 accumulator. 这 频率 寄存器 至 是 使用 能 是 选择 使用 这 管脚
fselect 或者 这 位 fsel. 当 这 位 fsel 是 正在 使用 至 选择 这 频率 寄存器,
这个 管脚, fselect, 应当 是 系 至 cmos 高 或者 低.
10 PSELECT 阶段 选择 输入. pselect 控制 这个 阶段 寄存器, phase0 或者 phase1, 是 增加
至 这 阶段 accumulator 输出. 这 阶段 寄存器 至 是 使用 能 是 选择 使用 这 管脚
pselect 或者 这 位 psel. 当 这 阶段 寄存器 是 正在 控制 用 这 位 psel,
这个 管脚, pselect, 应当 是 系 至 cmos 高 或者 低.
11 重置 起作用的 高 数字的 输入. 重置 resets 适合的 内部的 寄存器 至 零 这个
corresponds 至 一个 相似物 输出 的 midscale. 重置 做 不 影响 任何 的 这 addressable
寄存器.
12 睡眠 一个ctive 高 数字的 输入. 当 这个 管脚 是 高, 这 dac 是 powered 向下. 这个 管脚 有 这
一样 函数 作 控制 位 sleep12.
13 SDATA 串行 数据 输入. 这 16-位 串行 数据 文字 是 应用 至 这个 输入.
14 SCLK 串行 时钟 输入. 数据 是 clocked 在 这 ad9834 在 各自 下落 sclk 边缘.
15 FSYNC 起作用的 低 控制 输入. 这个 是 这 框架 synchronisation 信号 为 这 输入 数据. 当
fsync 是 带去 低, 这 内部的 逻辑 是 informed 那 一个 新 文字 是 正在 承载 在
这 设备.
16 sign 位 输出 逻辑 输出. 这 比较器 输出 是 有 在 这个 管脚 或者, alternatively, 这 msb 从
这 nco 能 是 输出 在 这个 管脚. 设置 位 opbiten 在 这 控制 寄存器 至 1 使能
这个 输出 管脚. 位 signpib 确定 whether 这 比较器 输出 或者 这 msb 从
这 nco 是 输出 在 这 管脚.
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