AD9851
–5–rev. c
管脚 函数 描述
管脚
非. Mnemonic 函数
4–1, D0–D7 8-位 数据 输入. 这 数据 端口 为 加载 这 32-位 频率 和8-位 阶段/控制 words. d7 = msb;
28–25 d0 = lsb. d7, 管脚 25, 也 serves 作 这 输入 管脚 为 40-位 串行 数据 word.
5 PGND 6
×
refclk 乘法器 地面 连接.
6 PVCC 6
×
refclk 乘法器 积极的 供应 电压 管脚.
7 w_clk 文字 加载 时钟. rising 边缘 负载 这 并行的 或者 串行 频率/阶段/控制 words asynchronously
在 这 40-位 输入 寄存器.
8 fq_ud 频率 更新. 一个 rising 边缘 asynchronously transfers 这 内容 的 这 40-位 输入 寄存器 至 是
acted 在之上 用 这 dds 核心. fq_ud 应当 是 issued 当 这 内容 的 这 输入 寄存器 是 知道
至 包含 仅有的 有效的, 容许的 数据.
9 REFCLOCK 涉及 时钟 输入. cmos/ttl-水平的 脉冲波 train, 直接 或者 通过 这 6
×
refclk 乘法器. 在 直接
模式, 这个 是 也 这 系统 时钟. 如果 这 6
×
refclk 乘法器 是 engaged, 然后 这 输出 的 这
乘法器 是 这 系统 时钟. 这 rising 边缘 的 这 系统 时钟 initiates 行动.
10, 19 AGND 相似物 地面. 这 地面 返回 为 这 相似物 电路系统 (dac 和 比较器).
11, 18 AVDD 积极的 供应 电压 为 相似物 电路系统 (dac 和 比较器, 管脚 18) 和 bandgap 电压 涉及,
管脚 11.
12 R
设置
这 dac’s 外部 r
设置
connection—nominally 一个 3.92 k
Ω
电阻 至 地面 为 10 毫安 输出. 这个 sets
这 dac 全部-规模 输出 电流 有 从 iout 和 ioutb. r
设置
= 39.93/iout
13 VOUTN 电压 输出 负的. 这 比较器’s “complementary” cmos 逻辑 水平的 输出.
14 VOUTP 电压 输出 积极的. 这 比较器’s “true” cmos 逻辑 水平的 输出.
15 VINN 电压 输入 负的. 这 比较器’s 反相的 输入.
16 VINP 电压 输入 积极的. 这 比较器’s 同相 输入.
17 DACBP dac 绕过 连接. 这个 是 这 dac 电压 涉及 绕过 连接 正常情况下 nc (非
连接) 为 最佳的 sfdr 效能.
20 IOUTB 这 “complementary” dac 输出 和 一样 特性 作 iout 除了 那
ioutb = (全部-规模
output–iout)
. 输出 加载 应当 equal 那 的 iout 为 最好的 sfdr 效能.
21 IOUT 这 “true” output 的 这 保持平衡 dac. 电流 是 “sourcing” 和 需要 current-至-电压
转换, 通常地 一个 电阻 或者 变压器 关联 至 地.
iout = (全部-规模 output–ioutb)
22 重置 主控 重置 管脚; 起作用的 高; clears dds accumulator 和 阶段 补偿 寄存器 至 达到 0 hz 和 0
°
输出 阶段. sets 程序编制 至 并行的 模式 和 disengages 这 6
×
refclk 乘法器. 重置 做
不 clear 这 40-位 输入 寄存器. 在 电源-向上, asserting 重置 应当 是 这 第一 priority 在之前 pro-
gramming commences.
23 DVDD 积极的 供应 电压 管脚 为 数字的 电路系统.
24 DGND 数字的 地面. 这 地面 返回 管脚 为 这 数字的 电路系统.
管脚 配置
顶 视图
(不 至 规模)
28
27
26
25
24
23
22
21
20
19
18
17
16
15
1
2
3
4
5
6
7
8
9
10
11
12
13
14
AD9851
VOUTP
VOUTN
R
设置
AVDD
AGND
REFCLOCK
FQ UD
D3
D2
D1
lsb d0
PVCC
PGND
VINN
VINP
DACBP
AVDD
AGND
IOUTB
IOUT
D4
D5
D6
d7 msb/串行 加载
重置
DVDD
DGND
W
CLK
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