AD9851
–11–rev. c
结果 的 重置, 图示 14
– 阶段 accumulator zeroed 此类 那 这 输出 = 0 hertz
(直流).
– 阶段 补偿 寄存器 设置 至 零 此类 那 dac iout = 全部-
规模 输出 和 ioutb = 零 毫安 输出.
– 内部的 程序编制 地址 pointer 重置 至 w0.
– 电源-向下 位 重置 至 “0” (电源-向下 无能).
– 40-位 数据 输入 寄存器 是 不 cleared.
–6
×
涉及 时钟 乘法器 是 无能.
– 并行的 程序编制 模式 选择 用 default.
XXXXX10X
FQ UD
W
CLK
SYSCLK
DAC
STROBE
数据 (w0)
内部的 clocks
无能
图示 15. 并行的-加载 电源-向下 sequence/内部的
运作
XXXXX00X
FQ UD
W
CLK
数据 (w0)
内部的 clocks
使能
SYSCLK
图示 16. 并行的-加载 电源-向上 sequence (至 recover
从 电源-向下)/内部的 运作
SYSCLK
重置
一个
输出
t
RS
t
RH
t
RL
t
OL
cos (0
)
标识 定义 最小值 规格
t
RH
clk 延迟 之后 重置 rising 边缘 3.5ns*
t
RL
重置 下落 边缘 之后 clk 3.5ns*
t
RR
恢复 从 重置 2 sysclk 循环
t
RS
最小 重置 宽度 5 sysclk 循环
t
OL
重置 输出 latency 13 sysclk 循环
*
规格 做 不 应用 当 这 ref 时钟 乘法器 是 engaged
t
RR
图示 14. 主控 重置 定时 sequence
entry 至 这 串行 模式, 图示 17, 是 通过 这 并行的 模式
这个 是 选择 用 default 之后 一个 重置 是 asserted. 一个
needs 仅有的 至 程序 这 第一 第八 位 (文字 w0) 和 这
sequence xxxxx011 作 显示 在 图示 17 至 改变 从 paral-
lel 至 串行 模式. 这 w0 程序编制 文字 将 是 sent 在
这 8-位 数据 总线 或者 hardwired 作 显示 在 图示 18. 之后
串行 模式 是 达到, 这 用户 必须 follow 这 程序编制
sequence 的 图示 19.
XXXXX011
FQ UD
W
CLK
数据 (w0)
使能
串行 模式
图示 17. 串行-加载 使能 sequence
便条: 之后 串行 模式 是 invoked, 它 是 最好的 至 立即
写 一个 有效的 40-位 串行 文字 (看 图示 19), 甚至 如果 它 是 所有
zeros, followed 用 一个 fq_ud rising 边缘 至 完全齐平 这 “residual”
数据 left 在 这 dds 核心. 一个 有效的 40-位 串行 文字 是 任何 文字
在哪里 w33 是 逻辑 0.
28
27
26
25
1
2
3
4
AD9851
D3
D2
D1
D0
D4
D5
D6
D7
10k
+V
供应
图示 18. hardwired xxxxx011 配置 为 串行-
加载 使能 文字 w0 在 图示 17
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